「Decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 122 123 124 125 126 127 128 129 130 .... 141 142 次へ＞- In accordance with setting of an analog gain, a control circuit 105 in a solid-state imaging apparatus controls a current value change decoder 130 and a comparator current generating circuit 140 and performs current modulation of each comparator so as to provide a correlation on system between the gain setting and current values of the comparators.
制御回路１０５がアナログゲインの設定に応じて電流値変更用デコ−ダ１３０及び比較器電流発生回路１４０を制御し、各比較器１０２の電流変調を行うことにより、ゲイン設定と比較器の電流値にシステム上の相関を持たせる。 - 特許庁 - An electronic watermark read section 8 detects timing when a new PID is outputted from a control microcomputer 3 to a transport decoder 4 and resets the propriety flag in the propriety flag storage section 7 to '0' that denotes recording possibility.
読み取られた電子透かしに記録許可の旨が示されている場合、前記映像区間に後続する映像区間を記録するよう可否フラグ格納部７に格納されている可否フラグを"0"に設定し、同電子透かしに記録禁止の旨が示されている場合、可否フラグを"1"に設定する。 - 特許庁 - An instruction decoder for a JAVA virtual machine instruction integrates, i.e. folds, an instruction for pushing an operand on the top of a stack, that is merely executed as precedence processing of a second instruction acting on the top of a stack operand, with the center operation.
ＪＡＶＡ仮想マシン命令の命令デコーダが、オペランドをスタックの一番上にプッシュする命令であって、単にスタックオペランドの一番上に作用する第２の命令の先行処理として実行されるに過ぎないものを、中心のオペレーションに一体化、即ちフォールディング処理する。 - 特許庁 - A microcell 51, having a fuse circuit with a plurality of fuse- circuit-units provided by a fuse and outputting a signal indicating whether or not it is blown and a pre-decoder receiving an output of the fuse circuit, is set in a peripheral section on a semiconductor chip 10A.
１つのヒューズを含み該ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路と、該ヒューズ回路の出力が供給されるプリデコーダとを有するマクロセル５１を、半導体チップ１０Ａ上の周辺部に配置する。 - 特許庁 - An ID comparator 203 decides whether or not ID data transmitted from a host computer are made coincident with identification data stored in a memory cell 201, and at the time of deciding that those data are made coincident with each other, the ID comparator 203 transmits an access permission signal EN to an operation code decoder 204.
ＩＤコンパレータ２０３は、ホストコンピュータから送出されたＩＤデータとメモリセル２０１に格納されている識別データが一致するか否かを判定し、一致すると判定した場合には、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する。 - 特許庁 - This invention provides the two-way digital television receiver, a broadcast facility and program where a count of an STC counter of an MPEG 2 decoder is attached to replies of viewers and the count is compared as time data so as to impartially rank response speeds of viewers.
視聴者の回答にＭＰＥＧ２デコーダのＳＴＣカウンタの値を付加することにより、そしてその値を時刻データとして比較することにより視聴者の応答速度の順位付けを公正に行うことを可能とした双方向デジタルテレビ受信機及び放送設備及び番組。 - 特許庁 - The divisor polynomial multiplication processing section of the recursive type system convolution coding is mounted between an addition comparison selecting processing section in a conventional maximum-likelihood decoder and a pass memory, divisor polynomial multiplication is conducted to a bit list corresponding to a selected trellis transition pass, and a transmission-information bit list is decoded.
従来の最尤復号器における加算比較選択処理部と、パスメモリの間に、再帰形組織畳み込み符号の除数多項式乗算処理部を設け、選択されたトレリス遷移パスに対応するビット系列に除数多項式乗算を行い、送信情報ビット系列を復号する。 - 特許庁 - An encrypted contract key corresponding to a prescribed program is supplied beforehand from a broadcast supply side to a receiving terminal while being contained in individual information and at the receiving terminal, the contract key is decrypted by a first decoder 23 using a receiving terminal specific individual key.
放送供給側から、予め、所定の番組に対応する暗号化された契約鍵が個別情報に含めて受信端末に供給され、受信端末において、第１復号器２３によって、受信端末固有の個別鍵によりこの契約鍵が復号される。 - 特許庁 - Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.
命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁 - The decoded information is fed to an error detector 71 which controls a switch 72 and is re-coded for a caption 73 when the information has no error or for a turbo coder 74, corresponding to the turbo decoder 70 when an error exists in the information and an operator 75 converts the coded information into a weighted value.
複号化された情報はスイッチ７２を制御する誤り検出器７１に送られ、情報に誤りが無ければ７３へ向け、誤りが有る場合にはターボ複号器７０に対応するターボ符号器７４に向けられて、再び符号化され、オペレータ７５によって重み付き値に変換される。 - 特許庁 - 1-bit digital signals decoded by an audio decoder 5 are successively and consecutively inputted in a level detecting section 12 which counts the occupancy ratio of 0 or 1 included in a 1-bit digital signal string consisting of prescribed number n of 1-bit digital signals to detect the level of the 1-bit digital signal.
レベル検出部１２は、オーディオデコーダ５にてデコードされた１ビットデジタル信号を順次連続して入力し、この１ビットデジタル信号の所定個数ｎからなる１ビットデジタル信号列に含まれる０又は１の占有率を計数して１ビットデジタル信号のレベルを検出する。 - 特許庁 - Further, when the control of the virtual buffer is determined not to be satisfied in units of a picture, the encoder 10 divides one picture composing the encoded moving image data, and sets a decoding time for each divided picture to cause the decoder 30 to execute decoding processing.
さらに、符号化装置１０は、仮想バッファの制御がピクチャ単位で満足しないと判定した場合に、符号化された動画像データを構成する１枚のピクチャを分割し、分割された分割ピクチャ毎に復号化装置３０で復号化処理を実行させる復号時刻を設定する。 - 特許庁 - Then, a musical sound signal of a melody reproduced by a music reproduction part 37 is supplied to a coder/decoder part 14 via the coefficient multiplier 35 set to the prescribed coefficient and a mixer 36, and stored in a recording/ reproducing part 51 after compression-coded.
そして、楽曲再生部３７によって楽曲が再生される楽音信号は、所定の係数とされた係数乗算器３５とミキサ３６を介してＣＯＤＥＲ／ＤＥＣＯＤＥＲ部１４へ供給され、圧縮符号化された後、録音/再生部５１に記憶される。 - 特許庁 - A cycle timer 27 generates a time stamp on the basis of a clock generated by a clock generation circuit 28 being independent of a system clock outputted by a PLL 7A included by an AV decoder 7, and the time stamp is added to a TS packet in a receiver 22 and recorded on a hard disk 42.
サイクルタイマ２７では、ＡＶデコーダ７が内蔵するＰＬＬ７Ａが出力するシステムクロックとは独立の、クロック発生回路２８が発生するクロックに基づいて、タイムスタンプが生成され、レシーバ２２において、そのタイムスタンプが、ＴＳパケットに付加されて、ハードディスク４２に記録される。 - 特許庁 - To eliminate the necessity for introducing an exclusive device for backing up by using storing area provided in an existing computer (especially a POS device) and to introduce a structure for restoring by having backup data compressed and stored dispersed by introducing a coder and a decoder for compressing and decompressing.
既存のコンピュータ（特にＰＯＳ装置）がもつ記憶領域を利用することによりバックアップ専用の装置を導入する必要をなくすことと、圧縮・伸長のための符号器・復号器の導入によりバックアップデータを圧縮して分散記憶させ、リストアの仕組みも導入する。 - 特許庁 - When the setting data for verification are transmitted to the transmitter 1, the microcomputer 11 acquires the setting data for verification that have been demodulated by the FSK decoder 14, and compares the setting data for verification with the setting data, thus discrimination whether the setting data have been received accurately by the receiver 2.
確認用設定データが送信機器１に送られると、マイコン１１は、ＦＳＫデコーダ１４にて復調された確認用設定データを取得し、確認用設定データと設定データとを比較することにより、受信機器２にて設定データが正確に受信できたか否かを判別する。 - 特許庁 - The most significant bit CTRL[2] of the control signal is used for the decoder 5 to select the gradation voltages VH and VL, and the lower bit CTRL[1:0] is used to select one of gradation voltages obtained by redividing the gradation voltages VH and VL to four levels.
制御信号の最上位ビットＣＴＲＬ［２］はデコーダ５が階調電圧ＶＨ，ＶＬを選択するために用いられ、下位側ビットＣＴＲＬ［１：０］は、階調電圧ＶＨ，ＶＬを４レベルに再分割した階調電圧から一つを選択するために用いられる。 - 特許庁 - When an instruction for switching broadcasting channels is received while receiving an analog broadcasting, a MPEG encoder 31 performs MPEG encoding of a broadcasting signal of a switched channel, and MPEG data whose first 1GOP is composed of only one I picture is to be immediately send to the MPEG decoder 32.
アナログ放送の受信中、放送チャンネルの切り替え指示を受けたとき、ＭＰＥＧエンコーダ３１は、切り替えられたチャンネルの放送信号をＭＰＥＧエンコードし、最初に１ＧＯＰが１枚のＩピクチャのみで構成されるＭＰＥＧデータをＭＰＥＧデコーダ３２に直ぐに送る。 - 特許庁 - When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.
メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁 - At the same time when a decoding signal is generated by decoding an address input signal by a decoder 16, a detecting signal is generated by detecting the transition of the address input signal by an address transition detecting circuit 12, and a word enable-signal is made into active state by a control circuit 14 according to this detecting signal.
デコーダにより、アドレス入力信号をデコードしてデコード信号を発生するのと同時に、アドレス遷移検出回路により、アドレス入力信号の遷移を検出して検出信号を発生し、この検出信号に応じて、コントロール回路により、ワードイネーブル信号をアクティブ状態とする。 - 特許庁 - The data decoder comprises: a data decoding part for decoding the received data; a decoded data arrangement part for arranging the data outputted from the data decoding part by the prescribed data width unit; and a data transmission part for outputting the data outputted from the decoded data arrangement part by each prescribed data width.
また、データ復号装置は、受信データを復号するデータ復号部と、データ復号部から出力されるデータを所定のデータ幅単位で整列する復号データ整列部と、復号データ整列部から出力されたデータを所定のデータ幅毎に出力するデータ送信部とを有する構成とする。 - 特許庁 - Also, at redundant memory cell test, a defective region is caused forcedly in the redundant memory cell being used already for redundancy replacement by the redundant memory cell decoder 15, the number of effective loaded redundant memory cells of the semiconductor memory is recognized for a test device/test program.
また冗長メモリセルテスト時に、冗長メモリセルデコーダ１５により、既に冗長置換に使用されている冗長メモリセルに強制的に不良帯を発生させ、当該半導体記憶装置の実効的な冗長メモリセル搭載数を検査装置/検査プログラムに対して認識させる。 - 特許庁 - In a decoder, when a cipher deciphering key which is recorded in the enciphered frames and decodes the enciphered data is not acquired, the enciphered data are not reproduced for the reproduction period of the enciphered frames, but silence is outputted (sound is not outputted) based on the silence data.
デコーダにおいては、暗号化フレームに記録されている、暗号化されたデータを復号する暗号復号鍵が取得されていない場合、該暗号化フレームの再生期間中は、暗号化されたデータは再生されずに、無音データに基づいて無音が出力される（音が出力されない）。 - 特許庁 - An unpacking circuit 221 of an audio decoder 202 unpacks a compressed audio signal 201 to generate a frequency area sample 222, a synthesis filter 223 is used to convert the sample into a time region, pseudo- stereophonic sound processing is applied thereto to provide an output of a multi-channel audio signal 203.
オーディオデコーダ２０２では、アンパッキング回路２２１で圧縮オーディオ信号２０１をアンパックして周波数領域サンプル２２２を作成し、合成フィルタ２２３によって時間領域に変換するとともに、疑似立体音響処理を施してマルチチャネルオーディオ信号２０３を出力する。 - 特許庁 - A decoder X continuously decodes and reproduces moving picture data D2 just after the reproduction of moving picture data D1 when a time between switching points P1 and P2 is shorter than the switching required time, that is, the reproduction time of the moving picture data D2 is shorter than the switching required time.
デコーダＸは、切替点Ｐ１と切替点Ｐ２との間が切替必要時間より短い場合、すなわち動画像データＤ２の再生時間が切替必要時間より短い場合には、動画像データＤ１の再生直後に動画像データＤ２を連続してデコードして再生する。 - 特許庁 - By the disk reproducing device 10 when the disk DP is loaded, the TOC information read in from the disk DP and the TOC information in the memory 14 are compared, and when the same information exists in the memory 14, the corresponded encode system information is transmitted to the decoder amplifier 20.
ディスク再生装置１０は、ディスクＤＰをロードしたときに、ディスクＤＰから読み込んだＴＯＣ情報とメモリ１４内のＴＯＣ情報とを比較し、メモリ１４内に同一の情報が存在すれば対応するエンコード方式情報をデコーダアンプ２０に送信する。 - 特許庁 - A decoder 23 outputs data of m bits using an index part n of n power (n is a negative integer) of 2 for indicating an inclination A of a straight line of linearly approximating log (1+e-|a-b|) as a positive integer, and data of a section B by using input data x with this absolute value as the input data x.
これを入力データｘとし、デコーダ２３は、入力データｘを用いて、ｌｏｇ（１＋ｅ^-|a-b|）を直線近似した直線の傾きＡを示す２のｎ乗（ｎは負の整数）の指数部ｎを正の整数としたｍビットのデータと、切片Ｂのデータを出力する。 - 特許庁 - To provide a semiconductor memory device which keeps the address allocation of an address decoder of a pair of memory arrays which are identical in the connection of a main bit line of the pair of memory arrays of the nonvolatile memory, and comprises a connection constitution of a first and a second main bit line which does not cause wiring cross connection.
不揮発性メモリの、対となるメモリアレイのメインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供する。 - 特許庁 - This portable telephone is provided with a runaway preventing circuit 5 to which a power is supplied from a power supply IC 2, and the voltage of a battery 1 is monitored by a level judging circuit 52, and when the voltage of the battery runs out, a selector 53 is switched so that not bus data from a CPU 3 but a specific instruction from a decoder 51 can flow to a bus.
電源供給ＩＣ２から電源を供給される暴走防止回路５を設け、電池１の電圧をレベル判定回路５２で監視し、電池の電圧がなくなるとＣＰＵ３からのバスデータではなく、デコーダ５１からの特殊命令をバスへ流すようにセレクタ５３を切り替える。 - 特許庁 - Furthermore, since the receiver applies decoding processing tone set of TS packet stream data D27, one circuit is enough to configure a decoder.
また受信装置に、送信される第１の画像データを受信する受信手段と、第１の画像データを復号化処理する復号化手段と、第１の画像データを複数に分離する画像データ分離手段と、これを解像度変換処理する解像度変換処理手段とを設けるようにした。 - 特許庁 - CATV contract control information is multiplexed on information relating to a limited reception system of a BS digital broadcast and the multiplexed signal is transmitted to a receiver side, and the receiver side limits the operation of a key information path and a key encryption decoder of a limited reception system of a BS digital broadcast in response to the CATV contract control information.
ＢＳデジタル放送の限定受信方式に係わる情報にＣＡＴＶ契約制御情報を多重化して伝送し、受信側ではＣＡＴＶ契約制御情報に応じてＢＳデジタル放送の限定受信方式の鍵情報経路や鍵暗号復号器の動作を制限する。 - 特許庁 - When at least the frequency control and phase control reach respectively the prescribed control range, the sequencer feeds back error information obtained by the maximum likelihood decoder to any two out of the offset control part, the asymmetry control part, the amplitude control part, the analog/digital converter, and adaptation equalizer.
シーケンサは少なくとも前記周波数制御と位相制御がそれぞれ所定の制御範囲になるとオフセット制御部、アシンメトリ制御部、振幅制御部、アナログデジタル変換器、適応等化器のうちいずれか２つに対して最尤復号器で得られる誤差情報を帰還する。 - 特許庁 - When a CPU outputs a test mode signal to a flash memory 15 and reads out data, only an source of a memory cell transistor 16 belonging to a word column selected by a row decoder 17 is connected to ground by a switch array 21, the other sources are connected to a power source VDR.
ＣＰＵが、フラッシュメモリ１５に対して検査モード信号を出力しデータの読出しを行う場合に、行デコーダ１７で選択されたワード列に属するメモリセルトランジスタ１６のソースだけをスイッチアレイ２１によってグランドに接続し、その他のソースを電源ＶDRに接続する。 - 特許庁 - A reception apparatus comprises: an information decoder for decoding program associated information received together with video signals and audio signals, and a display control unit including a comparator for comparing a received program associated information quantity with a displayable information quantity, and sets a display format for program associated information to be displayed.
映像信号、音声信号と共に受信した番組関連情報を復号する情報デコーダと、受信した番組関連情報量と表示可能情報量とを比較する比較手段を有する表示制御部を備え、表示する番組関連情報の表示形式を設定する。 - 特許庁 - In a receiver 1, power supply to the circuits of a video decoder, an audio decorder, and the like, which are reproducing a program is stopped when the radio wave reception state becomes worse while viewing the program or when the image or voice of the program cannot be output correctly.
受信装置１においては、番組の視聴中に電波の受信状況が悪くなり、番組の画像や音声を正しく出力することができなくなった場合、番組の再生を行っているビデオデコーダ、オーディオデコーダなどの回路に対する電源の供給が停止される。 - 特許庁 - The decoder 5 is provided with a decoding processing unit 7 which performs the error correction decoding of the encoded data Xn by iteration recoding method which performs decoding operation repeatedly and a number determining unit 12 which determines the repeating number of the decoding operations based on the transmission characteristic of the communication channel 3.
この復号器５は、復号演算を反復して行う繰り返し復号法によって符号化データＸｎの誤り訂正復号を行う復号処理部７と、通信路３の伝送特性に基づいて復号演算の反復回数を決定する回数決定部１２とを備える。 - 特許庁 - A selection signal SEL is supplied to the DEC, first and second clock signals CKIN0 and 1 and first and second selection output signals of the decoder DEC are supplied to the Cnt, and first and second selection control signals Q'0 and 1 of the Cnt are supplied to the Mpx.
ＤＥＣに選択信号ＳＥＬが供給され、Ｃｎｔに第１と第２のクロック信号ＣＫＩＮ０、１とデコーダＤＥＣの第１と第２の選択出力信号が供給され、ＭｐｘにＣｎｔの第１と第２の選択制御信号Ｑ´０、１が供給される。 - 特許庁 - An internal signal is generated by a line predecoder 83 and a line decoder 91 based on a line address signal captured from the outside, and the word lines are selected based on the internal signal, and then the boosted voltage generated by the charge pump circuit 4 is applied to the word lines thus selected.
行プリデコーダ８３および行デコーダ９１によって、外部から取込んだ行アドレス信号に基づいて内部信号が生成されて、内部信号に基づいてワード線が選択されて、チャージポンプ回路４で生成された昇圧電圧が選択されたワード線に印加される。 - 特許庁 - An image combining part 8 combines a transmission image imaged by a video camera 10, a received image outputted from a sound and image decoder 6 and the image of a web page inputted from the WWW controlling part 4 by adjusting the display area of each of the images, and outputs the combined image to a television monitor 12.
画像合成部８は、ビデオカメラ１０で撮像した送信画像と、音声・画像デコーダ６から出力された受信画像と、ＷＷＷ制御部４から入力するウェブページの画像とを、各画像の表示領域を調整して合成し、テレビモニター１２に出力する。 - 特許庁 - When the program is reproduced by outputting a video signal and a sound signal obtained by decoding them in a decoder part 14, a scene specification code for specifying the scene reproduced at present is generated and output in a scene specification code generation part 20.
デコーダ部１４において復号化して得られた映像信号及び音声信号を出力して番組の再生を行っているときに、シーン特定コード生成部２０において、現在再生されているシーンを特定するためのシーン特定コードを生成して出力することができる。 - 特許庁 - When an instruction received by a command input device is a backlight power turning-off instruction, a controller generates a control signal to set the backlight control terminal to the second state to thereby drive the liquid crystal panel to turn off the backlight power and set the video decoder to the standby mode.
指令入力装置が受信した指令はバックライト電源のオフ指令のとき、制御装置より制御信号を生成し、バックライト制御端を第２状態に設定して、液晶パネルを駆動して、バックライト電源をオフさせ、映像復号装置を待機モードに設定する。 - 特許庁 - At that time, the converter 3 converts the size of the data transferred from the decoder 1 to reduce the data amount to be stored into the memory area 11 less than that of at usual development processing, in other words, that of to be stored into the memory area 10.
この際、サイズ変換器３は、第２のメモリ領域１１に記憶させるデータ量を、通常の展開処理の場合、すなわち、第１のメモリ領域１０にデータを記憶させる場合、よりも、低減させるべく、ＭＰＥＧデコーダ１から転送されたデータのサイズを変換する。 - 特許庁 - For good network or channel conditions, and/or enhanced decoder capabilities, additional bits received via one or more enhancement layers permit encoded video to be reconstructed with increased spatial resolution and continuously improved video quality across different spatial resolutions.
良いネットワークまたはチャネル条件、及び／または増補復号器能力のために、一つ以上の増補層を介して受取られた追加ビットによって符号化ビデオは異なる空間解像度に亘って空間解像度の増加及び連続的ビデオ品質の改善によって再構成が可能になる。 - 特許庁 - The threshold value coefficient that is a variable coefficient is obtained by adding a correction coefficient Eb to eliminate block distortion depending on a block border to a sum between a control coefficient E to eliminate a mosquito noise outputted from the image decoder 1 and a correction coefficient Ea in matching with a face area.
閾値係数は、画像復号器１から出力されたモスキートノイズを除去するための制御係数Ｅに顔領域に合わせた補正係数Ｅａを加算したものに、ブロック境界に応じてブロック歪を除去する補正係数Ｅｂを加算したもので、可変である。 - 特許庁 - A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.
ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁 - This image decoder is shown in the figure, where an input buffer 2 that stores coded image data, plural decoding means that decode the image data, a control means that controls each decoding means, and a decode memory 5 that stores the image data decoded by each decoding means are provided.
符号化された画像データを保持する入力バッファと、前記画像データを復号する複数の復号化手段と、各復号化手段を制御する制御手段と、前記復号化手段で復号された画像データを保持するデコードメモリとを備えた画像復号化装置及が示されている。 - 特許庁 - To provide a Viterbi decoder capable of decoding based upon the maximum likelihood path even when there is states having the same path metric among a plurality of states at a specified point of time of a trellis diagram or when there are many states having similar path metrics.
トレリス線図の所定の時点における複数のステートの中に、同じパスメトリックを有するステートや、あるいは似通ったパスメトリックを有するステートが多数存在するような場合にも最尤のパスに基づいた復号化を実施することができるビタビ復号器を提供することを目的とする。 - 特許庁 - A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.
制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁 - A repeatable run-out (RRO) detector employs one or more digital interpolation circuits to interpolate asynchronous sample values representing an RRO address mark (AM) and RRO data ; an asynchronous maximum likelihood (AML) detector detects RRO AM; and a RRO data decoder decodes the RRO data.
繰り返し振れ（ＲＲＯ）検出器が、１つまたは複数のデジタル補間回路を用いて、ＲＲＯアドレス・マーク（ＡＭ）およびＲＲＯデータを表す非同期サンプル値を補間し、非同期最尤（ＡＭＬ）検出器がＲＲＯ ＡＭを検出し、ＲＲＯデータ復号器がＲＲＯデータを復号化する。 - 特許庁 - Then each of decoder sections 61-63 applies decode processing to the unit data at a prescribed decode rate in proper timing depending on the data quantity in the FIFO memories 58-60 or the like, a display signal synchronously with each angle is generated and the signals are simultaneously reproduced by a plurality of monitors or the like.
そして、各ＦＩＦＯメモリ５８〜６０のデータ量などにより定めた適宜のタイミングで、それぞれユニットデータが各デコーダ部６１〜６３により所定のデコードレートでデコード処理され、各アングルごとに同期した表示信号が生成されて、複数のモニタ等により同時再生される。 - 特許庁
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