「Decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 124 125 126 127 128 129 130 131 132 .... 141 142 次へ＞- The coder/decoder is provided with a bit transition detection circuit 101, an analog conversion circuit 102 that converts the output of the bit transition detection circuit 101 into a corresponding analog value, a reference circuit 103 that outputs a reference value, and a comparator circuit 104 that compares output of the analog conversion circuit with the output of the reference circuit.
ビット遷移検出回路１０１と、ビット遷移検出回路の出力結果に対応するアナログ値変換するアナログ変換回路１０２と、参照値を出力する参照回路１０３と、アナログ変換回路と参照回路の出力を比較する比較回路１０４を具備している。 - 特許庁 - A CRC code comparison and frame mask part 15 compares a CRC inspecting code added to the convolution decoding output from the decoder 16 with a CRC differential inspecting code calculated from the bit group which excludes the important bit one and adjusts the convolution decoding output.
ＣＲＣ符号比較＆フレームマスク部１５は、畳み込み復号化器１６からの畳み込み復号化出力に付加されているＣＲＣ検査符号と上記重要ビット群を除いたビット群より計算したＣＲＣ誤り検査符号とを比較し、上記畳み込み復号化出力を調整する。 - 特許庁 - When prescribed operation is performed on the receiver terminal, in a second decoder 22, a scramble key in program information added to the program is decoded using the decoded contract key, and supplied to a descrambler 21 and in the descrambler 21, the program is descrambled.
受信端末に対して所定の操作が行われたとき、第２復号器２２において、復号された契約鍵を用いてその番組に付加された番組情報の中のスクランブル鍵が復号され、デスクランブラ２１に供給され、デスクランブラ２１においてその番組がデスクランブルされる。 - 特許庁 - The sequencer 30 periodically executes the reading control of the first control command to the nonvolatile memory and sets the control data corresponding to the first control command to the control register 24 every time the decoder 50 decodes the first control command output on the first command bus.
シーケンサ３０は、不揮発性メモリに対して周期的に第１の制御コマンドの読み出し制御を行い、第１のコマンドバス上に出力される第１の制御コマンドを第１のデコーダ５０がデコードする度に、第１の制御コマンドに対応した制御データを制御レジスタ２４に設定する。 - 特許庁 - A decoder 12 recognizes the prediction system used for predicting the predicted value on the basis of the target pixel in the coded data, decodes the target pixel on the basis of the prediction system and decodes the attached information imbedded to the target pixel.
一方、復号器１２では、符号化データのうちの注目している注目画素から、その予測値の予測に用いられた予測方式が認識され、その予測方式に基づいて、注目画素が復号されるとともに、その注目画素に埋め込まれていた付加情報が復号される。 - 特許庁 - In response to the occurrence of access to either of the peripheral resources by a CPU 10, a decoder 28 activates an access signal to the accessed peripheral resource when a bit corresponding to the accessed peripheral resource in the peripheral circuit control register 24 is in a set state.
デコーダ２８は、ＣＰＵ１０による周辺リソースのいずれかへのアクセスの発生に応答して、周辺回路制御レジスタ２４におけるアクセス先の周辺リソースに対応するビットがセット状態であるときに、アクセス先の周辺リソースへのアクセス信号を活性化させる。 - 特許庁 - A composite video selector 402 selects one of a DVD video composite signal from a DVD decoder 15 or a composite signal of a personal computer picture from a VGA controller 16 and outputs the selected signal to a composite terminal of a computer main body.
Ｃｏｍｐｏｓｉｔｅ映像セレクタ４０２は、ＤＶＤデコーダ１５からのＤＶＤビデオのＣｏｍｐｏｓｉｔｅ信号およびＶＧＡコントローラ１６からのパソコン画面のＣｏｍｐｏｓｉｔｅ信号の一方を選択して、コンピュータ本体のＣｏｍｐｏｓｉｔｅ端子に出力する。 - 特許庁 - The error correction decoder 22 corrects an error up to 8 bytes in one sub frame but outputs an error correction failure flag on the occurrence of an error in 9 bytes or over in one sub frame in the error correction decoding because accurate error correction cannot be executed.
誤り訂正復号化装置２２では１サブフレーム中に８バイトまでの誤りが生じた場合に訂正され、誤り訂正復号化時に１サブフレーム中に９バイト以上の誤りが生じた場合には正確な誤り訂正が実行できず、誤り訂正失敗フラグを出力する。 - 特許庁 - Burst counters 12 and 13 generate a plurality of internal address signals in accordance with the internal address signals outputted from the multibit prefetch address generating circuit 11 and burst length signals which are predetermined in them when reading/writing command signals are inputted from a command decoder 10.
バーストカウンタ１２，１３は、コマンドデコーダ１０から読み出し／書き込みコマンド信号が入力されたとき、多ビットプリフェッチアドレス生成回路１１から出力された内部アドレス信号、およびあらかじめ内部で設定されているバースト長信号から複数の内部アドレス信号を生成する。 - 特許庁 - Frame data being stored on rotation system recording media are simultaneously read and accumulated into corresponding buffer memories, and these frame data are supplied to a stream decoder 8 as continuous video signals not concurrently but alternatively read from the buffer memories by a read switching circuit 42.
各回転系記録媒体に記憶されているフレームデータは対応するバッファメモリへ同時に読み出され蓄積され、これらフレームデータは読み出し用切り替え回路４２により各バッファメモリから同時ではなく択一的に読み出され連続したビデオ信号としてストリームデコーダ８へ供給される。 - 特許庁 - A shift register 102 used as a scanning means has a function performing scanning for connecting the respective switches of the group of an arbitrary pixel selected by a decoder 202 and transmitting the signal of the pixel belonging to the connected pixel group.
走査手段として利用されるシフトレジスタ１０２が、デコーダ２０２によって選択された任意の画素のグループのおのおののスイッチを接続し、接続された画素グループに属する画素の信号を出力端子に伝達する走査を行う機能を有することによって解決される。 - 特許庁 - Based on the scanning order row pattern outputted from the random number generating circuit 2, the row address decoder 7 sets the scanning order of the row electrodes, and the column driver 6 supplies the display data of all column electrodes corresponding to the row electrodes to be scanned to each column electrode at a same timing.
乱数発生回路２から出力された走査順序列パターンに基づいて、ロウアドレスデコーダ７はロウ電極の走査順序を設定し、カラムドライバ６は、走査を行うロウ電極に対応する全カラム電極の表示データを同タイミングで各カラム電極に供給する。 - 特許庁 - In 2k3D display, the decoder decodes an encoded data stream for 2k3D image display to obtain left-eye image signal SL and a right-eye image signal SR of 2k (resolution of 2048×1080 pixels) and the output converter 104 outputs the signals SL, SR to the terminals OT1, OT3.
２ｋ３Ｄ表示時、デコード部は２ｋ３Ｄ画像表示用の符号化データストリームに対して復号化処理をして２ｋ(2048×1080画素の解像度)の左目画像信号ＳＬ、右目画像信号ＳＲを得、出力変換部１０４は、信号ＳＬ，ＳＲを端子ＯＴ１，ＯＴ３に出力する。 - 特許庁 - After playback is stopped, the control section 107 monitors whether or not the state where the volume of surrounding noises is lower than a third value is continued for a fourth time and, if continued, causes the decoder 104 to resume decoding from a time point returned from a time point of playback stop for a predetermined time.
制御部１０７は再生を停止したら、周囲の騒音の音量が第３の値よりも小さい状態が第４の時間継続するかどうかを監視し、継続した場合は、再生停止時点よりも所定時間戻った時点から復号部１０４に復号を開始させる。 - 特許庁 - To provide a moving picture decoder that employs a simple circuit so as to select a still picture output without a blue even when normal decoding is disabled caused by an error in input coded data or deficient supply of the coded data themselves due to a damage of a recording medium or a communication fault or the like.
記録媒体の破損や、通信の障害などにより、入力符号化データにエラーや、符号化データ自体の供給不足が生じ、正常な復号動作を行えない場合においても、ぶれの見えない静止画画像への切換えを、簡単な回路で確実に行うことができるようにすること。 - 特許庁 - The set of encoded data for each attribute is decoded by a decoder 1007 to produce a set of the image data for each attribute, which is then subjected to image processing for each attribute by an image processor 1008 and compounded through OR operation before being transferred to a line memory 1009.
この属性別符号データの組は復号装置１００７により属性別画像データの組に復号され、これは画像処理装置１００８において属性別に画像処理が施されたのちＯＲ演算により合成されてからラインメモリ１００９へ転送される。 - 特許庁 - Decode control or the like is controlled by a stream buffer manager 108a, a main queue manager 108b, a stream queue manager 108c, a decoder manager 110, and a reproduction synchronizing manger 111, so that control becomes simpler, diversified stream input can be coped with ease, and plural reproduction modes can be realized.
ストリームバッファマネージャ１０８ａ、メインキューマネージャ１０８ｂ、ストリームキューマネージャ１０８ｃ、デコーダマネージャ１１０、再生同期マネージャ１１１によってデコード制御等を管理するので、制御がより簡単で、かつ、多様なストリーム入力に容易に対応でき、複数の再生モードも実現できる。 - 特許庁 - In a column decoder 63, a frequency divider 67 for writing operation control is provided, where the frequency divider 67 divides the period of a selection signal WT for writing a control outputted to a switch 30 for writing, at data writing four fold according to the period of an external clock signal CLK.
カラムデコーダ６３には、外部クロック信号ＣＬＫの周期から、データの書き込み時に書き込み用スイッチ３０に出力される書き込み制御用の選択信号ＷＴの周期を４倍に分周する書き込み動作制御用の分周器６７が設けられている。 - 特許庁 - A column-based defect relief circuit 1 is separated into fuse/ readout circuits 2 which read out a defect address from a blown fuse and into address comparison circuits 3, in which the read-out defect address is compared with an address to be outputted from an address counter so as to activate a decoder when both addresses agree.
カラム系欠陥救済回路１を、切断されたヒューズから欠陥アドレスを読み出すヒューズ／読み取り回路２と、読み出された欠陥アドレスとアドレスカウンタから出力されるアドレスとの比較を行い、一致するとデコーダを活性化させるアドレス比較回路３とに分離する。 - 特許庁 - If the error rate from the OFDM demodulator 31 to an error rate detecting section 16b is not more than the predetermined level, the section 16c allows the section 16d to output a selection signal to the section 27 so that power to a decoder section 13, a display section 20 and a speaker 21 may be turned on.
ＯＦＤＭ復調器３１から誤り率検出部１６ｂへの誤り率が所定レベル以下であれば、判定部１６ｃはデコーダ部１３、表示部２０およびスピーカ２１への電力をＯＮするように、選択制御部１６ｄから選択信号を選択部２７へと出力させる。 - 特許庁 - A control unit 19 receives the bit rate of an image data from a video decoder 9 and the electric field strength from an OFDM (Orthogonal Frequency Division Multiplexing) demodulation processing unit 3, if the received bit rate and the electric field strength are respectively over predetermined values, instructs an image processing unit 11 to perform enlarging processing of an image size of the image data.
制御部１９は、ビデオデコーダ９から画像データのビットレートと、ＯＦＤＭ復調処理部３から電界強度を受信し、受信したビットレートと電界強度がそれぞれ所定値以上であれば、画像処理部１１に画像データの画像サイズを拡大処理するように指示する。 - 特許庁 - When date entry to display data registers 40, 18, 20, 22 are completed, the instruction decoder 14 sends a signal to the reset signal generation circuit 24, and the reset signal generation circuit 24 releases a common driver 30, and 1st to 4th segment drivers 32, 34, 36, 38 from reset.
一方、表示データレジスタ４０、１８、２０、２２へのデータ入力を完了したときに、インストラクションデコーダ１４は、リセット信号発生回路２４に信号を送り、リセット信号発生回路２４はコモンドライバ３０、第１〜第４セグメントドライバ３２、３４、３６、３８のリセットを解除する。 - 特許庁 - The decoder decodes codes having a minimum inversion interval 3T where T is the bit spacing and the continuous length nT of other symbols successively inserted between identical symbols in a code series composed of two symbols is defined as a specified length.
２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他のシンボルの長さである連続長ｎＴが所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号装置である。 - 特許庁 - At high temperatures, a decoder 312 outputs the inputted gradation data D0-D3 as the gradation data SD0-SD3 as they are, but at low temperatures, it thins out gradations accompanied by the gradation-inverted phenomenon (corrects fore and aft gradations) and outputs them as the gradation data SD0-SD3.
デコーダ３１２は、高温時には入力された階調データＤ０〜Ｄ３をそのまま階調データＳＤ０〜ＳＤ３として出力するが、低温時には階調反転現象が生じる階調を間引いて（前後の階調に修正して）階調データＳＤ０〜ＳＤ３として出力する。 - 特許庁 - To provide a DC-component removing function because a DC offset tends to change in accordance with time lapse due to an AGC effect, the offset occurs in either or both of an I and a Q components, and a symbol received by a symbol decoder is possibly decoded in an incorrect manner.
ＡＧＣの効果に起因して、ＤＣオフセットは、時間とともに変化する傾向があり、Ｉ及びＱ成分のいずれか若しくは両者のオフセットを生じさせ、シンボルデコーダが受信したシンボルを不正確にデコーディングする可能性があるので、ＤＣ成分除去機能を提供する。 - 特許庁 - A soft output decoding circuit 90 in an element decoder inputs an edge signal TEILS in synchronism with the frame head of information to be decoded and a storage circuit 155 for receiving data and delay delays the edge signal while delaying by the same time as a processing time required for the soft output decoding circuit 90.
要素復号器における軟出力復号回路９０は、復号する情報のフレーム先頭にエッジ信号ＴＥＩＬＳを同期させて入力し、受信データ及び遅延用記憶回路１５５によって、当該軟出力復号回路９０が要する処理時間と同時間だけ遅延させる。 - 特許庁 - Either the exclusive cable connected to the optical signal input/output terminal 115 or the coaxial BNC cable connected to the electric signal input terminal 116 is selected as a transmission means for a digital video signal fed to an input format decoder 111 under the control of a switch 110.
スイッチ１１０の制御により、入力フォーマットデコーダ１１１に供給されるディジタルビデオ信号の伝送手段として、光信号入出力端子１１５に接続される専用ケーブルあるいは電気信号入力端子１１７に接続される同軸ＢＮＣケーブルのどちらか一方が選ばれる。 - 特許庁 - The interleaver 100 in an element decoder is provided with a plurality of storage circuits 407 for storing data, and further includes a control circuit 400 that generates address data for writing data into the storage circuits 407 and address data for reading data from the storage circuits 407.
要素復号器におけるインターリーバ１００は、データを記憶する複数の記憶回路４０７を備えるとともに、これらの記憶回路４０７に対するデータの書き込み用のアドレスデータと、記憶回路４０７からのデータの読み出し用のアドレスデータとを発生する制御回路４００を備える。 - 特許庁 - A digital video signal which is read out of an optical disk 25 and outputted from an MPEG (moving picture expert group) decoder 29 or a digital video signal generated by converting the digital video signal to a progressive system by an I-P (interlace-progressive) conversion part 30 are selected with a switch 31 and outputted from a video output terminal 19.
光ディスク２５から読み取りＭＰＥＧデコーダ２９から出力されたデジタル映像信号と、このデジタル映像信号をＩ−Ｐ変換部３０でプログレッシブ方式に変換したデジタル映像信号とを、スイッチ３１によって選択し、映像出力端子１９から外部出力する。 - 特許庁 - A division configuration list denoting that the shape contour lines of the uniformed color area A consists of the labels A1, A2 and the shape contour lines of the uniformed color area C consists of the labels C1, C2 is generated and coded together with each of divided shape contour lines and the coded signal is transmitted to a decoder side.
均等色領域Ａの形状輪郭線は、Ａ１とＡ２で構成され、均等色領域Ｃの形状輪郭線Ｃ１とＡ２で構成されるという分割構成表を生成し、各分割形状輪郭線とともに符号化して復号側に送信する。 - 特許庁 - Further, the decoder 122 refers to a list of corrections which associates a correct value of the receiving component as the attention component included in the detection code with the detection code, and outputs the correct value associated with the detection code as an error correction result of the attention component.
さらに、復号器１２２は、検出コードに対して、検出コードに含まれる注目成分としての受信成分の正解値を対応付けた正誤表を参照し、注目成分、又は、検出コードに対応付けられている正解値を、注目成分の誤り訂正結果として出力する。 - 特許庁 - To provide a channel coding and decoding device for a wireless unit, that reduces the quantity of a parameter arithmetic operation for coding/ decoding processing including a rate so as to reduce the current consumption and uses a memory of a small capacity and a decoder with a small scale to cope with a mask pattern for different coding.
無線装置におけるチャネル符号化及び復号化装置に関し、レートを含む符号／復号処理のパラメータ演算を削減して消費電流を削減し、また、異なる符号化用のマスクパターンに対して、小容量のメモリ及び小規模の復号器よって対応可能にする。 - 特許庁 - An image superimposing device 5 reads image data stored in a memory 6 and transmits the image data to an image output device 7 to be reproduced from the time when a tuner 2 starts tuning operation until a TS separating part 3 acquires the image data and a decoder 4 decodes the image data.
チューナ２が選局動作を開始してから、ＴＳ分離部３で画像データが取得されてデコーダ４で画像データが復号化されるまでの間、メモリ６内に格納された画像データ画像重畳装置５で読み出されて画像出力装置７に送出されて再生される。 - 特許庁 - The same processing as a bit interleave that is performed at a transmission side is executed to a candidate replica in all the states of the shift register in a convolutional coder at a transmission side and the candidate S_n' of a symbol value that is subjected to symbol mapping is stored in a memory 124 in the soft decision Viterbi decoder of the reception apparatus.
受信装置の軟判定ビタビ復号器内のメモリ１２４には、送信側の畳み込み符号器のシフトレジスタの全状態における候補のレプリカに対して、送信側で行われるビットインターリーブと同じ処理が施され、シンボルマッピングされたシンボル値の候補Ｓ_n´が格納されている。 - 特許庁 - The source coded bit stream is subjected to channel coding by at least one channel code, a soft decision channel decoder decodes the channel code and generates one reliability criterion or more, with respect to a received part of the source coded bit stream and a designated part of the received part of the source coded bit stream.
ソース符号化ビットストリームは、少なくとも１つのチャネルコードによりチャネル符号化され、チャネルコードは、ソフト決定チャネルデコーダにおいて復号化され、ソース符号化ビットストリームの受信部分と、ソース符号化ビットストリームの受信部分の指定部分に関する１つ以上の信頼性基準とを生成する。 - 特許庁 - When a special playback is required, the CPU 101 refers to the metadata, acquires frames of a specified kind comprising at least inside-a-frame coded frames selectively from the moving image stream, forms a moving image stream for special playback by the use of these, and sends it out to a decoder 14 or 15.
特殊再生が要求されると、ＣＰＵ１０１は、メタデータを参照して、動画像ストリームから少なくともフレーム内符号化フレームを含む所定のフレーム種別のフレームを選択的に取得し、これによって特殊再生用の動画像ストリームを生成してデコーダ１４または１５に送出する。 - 特許庁 - Instead or in additionally, the encoder can transmit updated VCL code tables or VLC code table sets to the decoder, in which the information as to the selected different VLC code tables or different VLC code table sets is transmitted in a form, without encryption in this case.
代わりに又は追加的に、更新されたＶＬＣコードテーブル又はＶＬＣコードテーブル組は符号化器から復号化器へ伝送されえ、選択されたＶＬＣコードテーブル又はＶＬＣコードテーブル組についての上述の情報は、暗号化されていない形式で伝送されうる。 - 特許庁 - The common and individual information analyzing device 51 controls the descrambler 42 when the contract type part of individual information in a contact information storage device 52 matches information of the service type of the individual information and makes a display requesting a user to do purchasing operation on a monitor 6 through a decoder 43.
共通・個別情報解析装置５１は、契約情報記憶装置５２の個別情報の契約タイプ部と個別情報のサービス形態タイプ部の情報が一致すると、デスクランブラ４２を制御して、デコーダ４３を介してモニタ６にユーザに対して、購入操作を求める表示をさせる。 - 特許庁 - This invention provides the two-way digital television receiver, a broadcast facility and program where a count of an STC counter of an MPEG 2 decoder is attached to replies of viewers and the count is compared as time data so as to impartially rank response speeds of viewers.
視聴者の回答にＭＰＥＧ２デコーダのＳＴＣカウンタの値を付加することにより、そしてその値を時刻データとして比較することにより視聴者の応答速度の順位付けを公正に行うことを可能とした双方向デジタルテレビ受信機及び放送設備及び番組。 - 特許庁 - The divisor polynomial multiplication processing section of the recursive type system convolution coding is mounted between an addition comparison selecting processing section in a conventional maximum-likelihood decoder and a pass memory, divisor polynomial multiplication is conducted to a bit list corresponding to a selected trellis transition pass, and a transmission-information bit list is decoded.
従来の最尤復号器における加算比較選択処理部と、パスメモリの間に、再帰形組織畳み込み符号の除数多項式乗算処理部を設け、選択されたトレリス遷移パスに対応するビット系列に除数多項式乗算を行い、送信情報ビット系列を復号する。 - 特許庁 - An encrypted contract key corresponding to a prescribed program is supplied beforehand from a broadcast supply side to a receiving terminal while being contained in individual information and at the receiving terminal, the contract key is decrypted by a first decoder 23 using a receiving terminal specific individual key.
放送供給側から、予め、所定の番組に対応する暗号化された契約鍵が個別情報に含めて受信端末に供給され、受信端末において、第１復号器２３によって、受信端末固有の個別鍵によりこの契約鍵が復号される。 - 特許庁 - Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.
命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁 - When an instruction for switching broadcasting channels is received while receiving an analog broadcasting, a MPEG encoder 31 performs MPEG encoding of a broadcasting signal of a switched channel, and MPEG data whose first 1GOP is composed of only one I picture is to be immediately send to the MPEG decoder 32.
アナログ放送の受信中、放送チャンネルの切り替え指示を受けたとき、ＭＰＥＧエンコーダ３１は、切り替えられたチャンネルの放送信号をＭＰＥＧエンコードし、最初に１ＧＯＰが１枚のＩピクチャのみで構成されるＭＰＥＧデータをＭＰＥＧデコーダ３２に直ぐに送る。 - 特許庁 - An operation mode setting circuit 20 receives a test signal TEST, a reset signal RESET, and an external clock CLK from terminals 12, 14, and 16 respectively, sets an operation mode for the semiconductor integrated circuit 10, and outputs an operation mode setting signal SET<0:n-1> of a bit length n to a decoder 22.
動作モード設定回路２０は、端子１２，１４，１６からそれぞれテスト信号ＴＥＳＴ，リセット信号ＲＥＳＥＴおよび外部クロックＣＬＫを受け、半導体集積回路１０の動作モードを設定し、ｎビット長の動作モード設定信号ＳＥＴ＜０：ｎ−１＞をデコーダ２２へ出力する。 - 特許庁 - That is, they are outputs of an MPEG decoder 18, a sample rate converter 32 and an RDI 22, one signal is selected by switches 31, 22 among the three signals, a DIT 23 converts the selected signal into a signal with a prescribed transmission format and the resulting signal is outputted from an optical terminal 24.
すなわち、ＭＰＥＧデコーダ１８、サンプルレート変換器３２、ＲＤＩ２２の各出力がそれであり、前記３つの信号から一つの信号がスイッチ３１、３３で選択され、ＤＩＴ２３で所定の伝送フォーマットに変換されて、一つの光端子２４から出力される。 - 特許庁 - In accordance with setting of an analog gain, a control circuit 105 in a solid-state imaging apparatus controls a current value change decoder 130 and a comparator current generating circuit 140 and performs current modulation of each comparator so as to provide a correlation on system between the gain setting and current values of the comparators.
制御回路１０５がアナログゲインの設定に応じて電流値変更用デコ−ダ１３０及び比較器電流発生回路１４０を制御し、各比較器１０２の電流変調を行うことにより、ゲイン設定と比較器の電流値にシステム上の相関を持たせる。 - 特許庁 - An electronic watermark read section 8 detects timing when a new PID is outputted from a control microcomputer 3 to a transport decoder 4 and resets the propriety flag in the propriety flag storage section 7 to '0' that denotes recording possibility.
読み取られた電子透かしに記録許可の旨が示されている場合、前記映像区間に後続する映像区間を記録するよう可否フラグ格納部７に格納されている可否フラグを"0"に設定し、同電子透かしに記録禁止の旨が示されている場合、可否フラグを"1"に設定する。 - 特許庁 - An instruction decoder for a JAVA virtual machine instruction integrates, i.e. folds, an instruction for pushing an operand on the top of a stack, that is merely executed as precedence processing of a second instruction acting on the top of a stack operand, with the center operation.
ＪＡＶＡ仮想マシン命令の命令デコーダが、オペランドをスタックの一番上にプッシュする命令であって、単にスタックオペランドの一番上に作用する第２の命令の先行処理として実行されるに過ぎないものを、中心のオペレーションに一体化、即ちフォールディング処理する。 - 特許庁 - A microcell 51, having a fuse circuit with a plurality of fuse- circuit-units provided by a fuse and outputting a signal indicating whether or not it is blown and a pre-decoder receiving an output of the fuse circuit, is set in a peripheral section on a semiconductor chip 10A.
１つのヒューズを含み該ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路と、該ヒューズ回路の出力が供給されるプリデコーダとを有するマクロセル５１を、半導体チップ１０Ａ上の周辺部に配置する。 - 特許庁 - An ID comparator 203 decides whether or not ID data transmitted from a host computer are made coincident with identification data stored in a memory cell 201, and at the time of deciding that those data are made coincident with each other, the ID comparator 203 transmits an access permission signal EN to an operation code decoder 204.
ＩＤコンパレータ２０３は、ホストコンピュータから送出されたＩＤデータとメモリセル２０１に格納されている識別データが一致するか否かを判定し、一致すると判定した場合には、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する。 - 特許庁
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