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＜前へ 1 2 .... 130 131 132 133 134 135 136 137 138 .... 141 142 次へ＞- When a CPU 1 having the data bus size of 16 bits tries to read all the data outputted from a free run timer 5 having the data bus size of 32 bits, in read access for the CPU 1 to read high-order 16 bits, an address decoder 3 holds low-order 16 bits outputted by the free run timer 5 in a register 23.
データバスサイズが１６ビットのＣＰＵ１が、データバスサイズ３２ビットのフリーランタイマ５より出力されるデータを全て読み出そうとする場合、アドレスデコーダ３は、ＣＰＵ１が上位側１６ビットを読み出すリードアクセスにおいて、フリーランタイマ５が出力する下位１６ビットのデータをレジスタ２３によって保持させる。 - 特許庁 - A decoder 30 is provided with: an unpacking part 301 which unpacks the second packing data generated by the second packing part 103 to segment the head of the encoded data; a register 302 which stores the encoded data whose head is segmented; and a decoding part 303 which decodes the encoded data stored in the register 302.
復号化装置３０は、第２パッキング部１０３によって生成された第２パッキングデータをアン・パッキングして符号化データの先頭を切り出すアン・パッキング部３０１と、先頭が切り出された符号化データを格納するレジスタ３０２と、レジスタ３０２に格納された符号化データを復号化する復号化部３０３と、を備えている。 - 特許庁 - To provide a disk-like magnetic recording medium, such as a flexible disk and a hard disk, which does not necessitate input operation of information related to a medium by an operator, and from which the information can easily and highly accurately be read with minimum control, without requiring a dedicated decoder.
フレキシブルディスクやハードディスク等のディスク状の磁気記録媒体であって、媒体に関連する情報のオペレータによる入力操作が不要で、しかも、この情報の読み取りを、専用のデコーダを必要とせずに、最低限の制御で簡易かつ精度良く行うことができる磁気記録媒体を提供する。 - 特許庁 - This circuit includes a mode determination circuit 2 for generating a plurality of mode determination signals A-C changing stepwise corresponding to the frequency of the mode selection signal MS based on input of the mode selection signal MS having a different frequency, and a decoder circuit 3 for generating mode signals TM1-TM3 from the mode determination signals A-C.
異なる周波数のモード選択信号ＭＳの入力に基づいて、該モード選択信号ＭＳの周波数に応じて段階的に変化する複数のモード判定信号Ａ〜Ｃを生成するモード判定回路２と、モード判定信号Ａ〜Ｃからモード信号ＴＭ１〜ＴＭ３を生成するデコーダ回路３とを備えた。 - 特許庁 - A decoder 56 decodes a signal stored in the latches 52, 54, divides the memory cell array 64 to plural first sectors each of which have first size in accordance with a first decoding signal, and divides the memory cell array 64 to plural second sectors each of which have second size being different from the first size in accordance with a second decoding signal.
デコーダは、前記ラッチに格納した信号を復号し、第１復号信号に応じて各々が第１サイズを有する複数の第１セクタに前記メモリセルアレイを分割し、第２復号信号に応じて各々が前記第１サイズとは異なる第２サイズを有する複数の第２セクタに前記メモリセルアレイを分割する。 - 特許庁 - When an IF instruction is re-executed, a comparator 233 allows a program decoder unit 21 to fetch the instruction at the destination of branch stored in the program storage memory 231 until the condition judgment is completed, and to perform the parallel processing with an instruction following the IF instruction to be separately fetched from the program memory 1.
ＩＦ命令が再度実行されるとき、条件判定が完了するまでの間に比較器２３３がプログラム格納メモリ２３１に記憶してある分岐先の命令をプログラムデコーダユニット２１にフェッチさせ、別途プログラムメモリ１からフェッチされるＩＦ命令に続く命令とともに並列処理をさせる。 - 特許庁 - The display driver IC 10 has an interface circuit 100 for inputting a signal from an external MPU, a command decoder 110 for decoding a command inputted through the circuit 100, a storage part 60 for storing inputted display data, and display driving parts 70, 80 for driving a display on the basis of the display data.
表示用ドライバＩＣ１０は、外部ＭＰＵからの信号が入力されるインターフェース回路１００と、インターフェース回路を介して入力されたコマンドのためのコマンドデコーダ１１０と、入力された表示データ用の記憶部６０と、表示データに基づいて表示駆動する表示駆動部７０，８０とを有する。 - 特許庁 - By making a main word line driver 91 output such a control signal as activates one of local word line drivers for driving each cell array part and inactivates the other, a driving signal for driving a word line of each cell array is outputted from a local X decoder part 101 in common to both local word line drivers 101, 95, 97.
それぞれのセルアレイ部を駆動するローカルワードラインドライバのいずれか一方を活性化させ、他方を不活性化する制御信号をメインワードラインドライバから出力させるようにして、ローカルＸデコーダ部からそれぞれのセルアレイのワードラインを駆動する駆動信号を双方のローカルワードラインドライバに共通に出力させる。 - 特許庁 - A camera signal processing section 24 processes a photographed imaging signal for 5 seconds after the depression of a shutter of an operation input section 34, and an encoder/decoder 31 applies moving picture experts group MPEG compression to a digital image signal from the signal processing section 24 and a DRAM 29 writes the compressed image data under the control of a memory controller 25.
操作入力部３４のシャッターが押されてから５秒間、撮影された撮像信号がカメラ信号処理部２４にて処理され、信号処理部２４からのディジタル画像信号がエンコーダ／デコーダ３１によりＭＰＥＧで圧縮され、圧縮画像データがメモリコントローラ２５の制御によりＤＲＡＭ２９に書込まれる。 - 特許庁 - Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.
次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁 - The decoder executes termination determination and error determination every time variable length code data as code data which are subjected to variable length encoding and whose number is different are decoded by only "1" as the number of determination, and completes the decoding processing for a processing target block as a processing target when termination or error is determined.
本発明は、可変長符号化され相違する数の符号データである可変長符号データを判定数である「１」だけ復号するごとに終端判定及びエラー判定を実行し、終端又はエラーと判定された場合に処理対象となる処理対象ブロックに対する復号処理を終了する。 - 特許庁 - A decoder 15 generates an internal selection signal for selecting CPUs 11, 12 to be operated according to a CPU selection signal input from the outside, transmits it to the CPUs 11, 12, only the selected CPU performs effective access to a bus 13 and makes peripheral modules 14-1, 14-2, ..., 14-n usable.
デコーダ１５は、外部より入力されるＣＰＵ選択信号に応じて、動作させるＣＰＵ１１、１２を選択するための内部選択信号を生成してＣＰＵ１１、１２に送出し、選択されたＣＰＵのみバス１３に対して有効なアクセスを行い、周辺モジュール１４−１、１４−２、…、１４−ｎを使用可能にする。 - 特許庁 - To provide a soft decision Viterbi decoder capable of generating a suitably weighted metric value of a receiving signal having reliability when a transmission signal parameter is switched or when power level information of low reliability is continuously generated or the information is generated at high frequency by the influence of a multi-pass or the like.
伝送信号パラメータが切り替わる場合やマルチパス等の影響により、信頼度の低い電力レベル情報が連続して発生される場合や高頻度で発生される場合に、信頼度を有する受信信号については適切に重み付けされたメトリック値を発生できる軟判定ビタビ復号装置を提供する。 - 特許庁 - Then, by coupling the end portion of a DCT block included in the MB to the head portion of a DCT block included in another unit, a DCT block is so obtained as to output it to the variable-length-code decoder 13.
unitの先頭から、当EOBまでの可変長データの連続長が可変長符号デコーダ１３により算出されれば、同連続長をオフセットとして用いて、MRを取り出し、MRに含まれるDCTブロックの終端部分を、他のunitに含まれるDCTブロックの先端部分と結合して、1つのDCTブロックを得て、可変長符号デコーダ１３に出力する。 - 特許庁 - Furthermore, when the decoder receives the pitch lag of the succeeding frame, the system finely adjusts its estimation of the pitch lag for the lost frame, by using a curve fitting between the pitch lag of preceding received frame and the pitch lag of the succeeding received frame, and adjusts or corrects the adaptive codebook buffer prior to its use by subsequent frames.
改良されたデコーダが次の受信フレームのピッチラグを受信すると、システムは、前の受信フレームのピッチラグと次の受信フレームのピッチラグとの間に適合する曲線を用いて、紛失フレームのピッチラグの推定を微調整し、適応コードブックバッファを後続するフレームによる使用の前に調整および訂正する。 - 特許庁 - This PU 11 carries a MMU 20 provided with an area decoder 21 allowing access of a built-in memory 1 based on address data showing the built-in memory 1 and a cache control function 22 allowing the built-in memory 1 to access as a cache memory based on address data of an external memory 2.
内蔵メモリ１を、内蔵メモリ１を示すアドレスデータに基づきアクセスすることを可能とする領域デコーダ２１と、内蔵メモリ１を、外部メモリ２のアドレスデータに基づきキャッシュメモリとしてアクセスすることを可能とするキャッシュ制御機能２２とを備えたＭＭＵ２０を搭載したＰＵ１１を提供する。 - 特許庁 - The multiplexer IC 6 includes a shift register circuit system 8 which controls the opening and closing of a main switch 11, a bus register circuit system 9 and a decoder circuit 10, wherein an opening and closing control of the main switch 11 in the multiplexer IC which is connected to many vibrators can be performed by few control signal lines and few clock lines.
マルチプレクサＩＣ６には、主スイッチ１１の開閉制御を行うシフトレジスタ回路系６、バスレジスタ回路系７、デコーダ回路９を有し、少数の制御信号線と少数のクロック線により、多数の振動子に接続されるマルチプレクサＩＣ内主スイッチ１１の開閉制御を可能としている。 - 特許庁 - To provide a decoder by which picture quality degradation caused by a stream error is effectively improved by correction processing to a decoded picture by efficiently detecting the stream error without collapsing a VOP (Video Object Plane) start code even when variable-length decoding operation is involved in the VOP start code in decoding processing and to provide a decoding method.
復号化処理時に可変長復号化動作がＶＯＰスタートコードにかかってしまう場合にも、ＶＯＰスタートコードを潰すことなく、ストリームエラーを効率良く検出し、ストリームエラーに起因する画質劣化を復号画像の修正処理により効果的に改善することができる復号化装置及び復号化方法を提供する。 - 特許庁 - In this semiconductor storage device, the output of an even-numbered bit line voltage generation circuit 108 is set at 12 V, and the output of an odd-numbered bit line voltage generation circuit 109 is set at 0 V by the control of a control part 111, and a row decoder 102 applies 15 V higher than 0 V to a word line WL0.
この半導体記憶装置では、制御部１１１の制御でもって、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を０Ｖにし、かつ、行デコーダ１０２はワード線ＷＬ０に０Ｖよりも高い１５Ｖを印加する。 - 特許庁 - This player is a display player which reproduces the data recorded on a disk 1 and this disk player is characterized by being provided with a decoder/servo circuit 35 which controls the rotational drive of the disk 1 by a servo and also executes prescribed processing to the data read out from the disk 1 in a time when servo control is unnecessary.
ディスク１に記録されたデータを再生するディスク再生装置であって、ディスク１の回転駆動をサーボ制御すると共に、ディスク１から読み出されたデータに対してサーボ制御が不要とされる時間内に所定の処理を実行するデコーダ／サーボ回路３５を備えたことを特徴とするディスク再生装置を提供する。 - 特許庁 - At the start of TS reproduction from the recording medium or during switching between the special reproduction and normal reproduction, a reproduction system which outputs a stream in timing similar to input timing during recording and a reproduction system which monitors the amount of data stored in the buffer of the decoder and controls the stream output accordingly are properly and discriminatingly used.
記録媒体からのTS再生開始時、および特殊再生と通常再生を切り換える際に、記録時の入力タイミングと同様なタイミングでストリーム出力を行う再生方式と、デコーダのバッファに蓄積されたデータ量を監視し、それに合わせてストリーム出力を制御する再生方式とを適宜使い分ける。 - 特許庁 - On the other hand, on the decoder side, a user is made to select whether or not the XML box added to the bit stream of the JPEG 2000 file in process of decoding of the JPEG 2000 file and when the XML box is read, the text data is acquired by processing the XML data to be stored in the XML box.
他方、復号化装置側では、ＪＰＥＧ２０００ファイルの復号化の途中に、ＪＰＥＧ２０００ファイルのビットストリームに付加されたＸＭＬｂｏｘを読み込むか否かを、ユーザに選択させ、ＸＭＬｂｏｘが読み込まれた場合に、それに格納されるＸＭＬデータを処理して、テキストデータを取得する。 - 特許庁 - This test is provided with a decoder 22, a CPU (comparison judgment circuit) 23, and a set value input part 25, and it extracts a C-Bit data and header data Pa, Pb, Pc, and Pd from an IEC61937 standard signal, and judges whether or not the data are normal (that is, judges whether or not the IEC61937 standard signal).
デコーダ２２と、ＣＰＵ（比較判定回路）２３と、設定値入力部２５とを備えて、ＩＥＣ６１９３７規格信号中からのＣ−ＢｉｔデータおよびヘッダデータＰａ，Ｐｂ，Ｐｃ，Ｐｄの抽出と、それらデータの良否の判定（ひいてはＩＥＣ６１９３７規格信号の良否の判定）を装置で行うことができる。 - 特許庁 - A signal processing device comprises control means that is provided with power-off detection means for detecting power-off, and stops video signal output from an encoder before a video signal from a camera is no longer input to a decoder when power-off (R (Reverse) signal) is detected by the power-off detection means.
信号処理装置には、電源オフを検知する電源オフ検知手段を備えて、この電源オフ検知手段により電源オフ（Ｒ（リバース）信号）が検知された時には、カメラからの映像信号がデコーダに入力されなくなる前に、エンコーダからの映像信号出力を停止する制御手段を設けている。 - 特許庁 - To obtain an image decoder that can cope with decoding corresponding to coding where an input image signal is coded in a mode suitable for a shape signal, a transmittance signal and a pixel signal separated from the input image signal, information relating to a mode of each signal is totally coded and the number of bits of a mode coded signal can be reduced.
入力画像信号から分離した形状信号、透過度信号、及び画素値信号に適したモードでの符号化を行い、各信号のモードに関する情報を、まとめて符号化する、モード符号化信号のビット数を削減可能な符号化処理に対応する復号化処理が可能な画像復号化装置を得る。 - 特許庁 - Using the pixel data of the prediction tap extracted by a prediction tap data generating section 5 and the prediction coefficient set received from the ROM 8 to apply a prediction arithmetic operation to an output image signal of the decoder 1 can generate a predicted image signal with a higher time resolution/and or space resolution.
予測タップデータ生成部５で抽出された予測タップの画素データと、ＲＯＭ８から供給される予測係数セットとによる予測演算を行うことによって、復号器１の出力画像信号に対して、時間解像度および／または空間解像度がより高い予測画像信号が生成される。 - 特許庁 - A pass/fail signal generated, thus is decoded by the decoder circuit, the reference voltage generating circuit generates internally reference voltage having mutually different levels by utilizing power source voltage, and outputs one out of these reference voltage by utilizing this pass/fail signal as selection information.
このように生成されたパス/フェール信号はデコーダ回路によりデコーディングされ、基準電圧発生回路は電源電圧を利用して相互に異なるレベルの基準電圧を内部的に生成し、このパス/フェール信号を選択情報として利用してこれら基準電圧のうちいずれか一つを出力する。 - 特許庁 - To provide a moving picture compressing apparatus and a moving picture compression program capable of compressing a moving picture without the need for a motion vector, and to provide a coded image decoder and a coded image decoding program capable of decoding a coded image resulting from the coding of a moving picture compressed without using the motion vector.
動きベクトルを用いることなく、動画像を圧縮することができる動画像圧縮装置および動画像圧縮プログラム、並びに、動きベクトルを用いずに圧縮された動画像が符号化された符号化画像を復号することができる符号化画像復号装置および符号化画像復号プログラムを提供する。 - 特許庁 - A jitter flow control 302 conducts recovery or scale revision processing and a decoder 304 reads voice data of a corresponding packet from the reception buffer 41 in the order of pointers of the jitter queue 303 in a read timing in response to the jitter amount, decodes the data and the recovered voice signal is sent to a reception signal line 305.
ジッタ量制御３０２により再生又は定規変更処理がなされ、復号器３０４によりジッタ量に応じた読み出しタイミングでジッタキュー３０３のポインタの順に受信バッファ４１から対応するパケットの音声データが読み出され、復号化され、再生された音声信号が受信信号線３０５に送出される。 - 特許庁 - The decoder is equipped with a memory for holding encoded data, a first decoding circuit including a comparator for comparing the encoded data and an eliminating unit for eliminating data from the encoded data, a second decoding circuit for decoding the output data of the first decoding circuit, and a memory for holding the decoded data.
本発明のデコード装置は、符号化データを保持するメモリと、前記符号化データを比較する比較器と前記符号化データからデータを削除する削除部を持つ第１のデコード回路と、前記第1のデコード回路の出力データを復号化する第２のデコード回路と、復号化されたデータを保持するメモリを備える。 - 特許庁 - The above task can be solved by configuring the video apparatus of this invention, including a 1st memory on an internal bus and a digital decoder linked to the OSD circuit and a 2nd memory via a main bus, to have a means to realize DMA transfer between the 1st and 2nd memories.
上記課題は、本発明により、内部バス上に第１メモリを有し、かつメインバスを介してＯＳＤ回路及び第２メモリにリンクされたディジタルデコーダを備えたビデオ装置が、第１メモリと第２メモリの間のＤＭＡ転送を実現するための手段を有するように、ビデオ装置を構成することで解決される。 - 特許庁 - For example, when music data with embedded electronic watermark information are reproduced as an incoming sound by a terminal device, an electronic watermark decoder 16 extracts the electronic watermark information from the music data, judges whether the information matches identification information on its device, and reproduces the music data only when they match each other.
また、例えば、着信音として、端末装置で電子透かし情報が埋め込まれた楽曲データを再生する場合には、電子透かしデコーダ１６で楽曲データから電子透かし情報を取り出し、自機の識別情報と一致するか否かを判断して、一致した場合のみ楽曲データの再生を行うようにする。 - 特許庁 - To provide an encryption device/decoder that uses a session key generated from a common key to encrypt plain text data or decode encrypted data and to provide a session key generating system at a low communication cost, with high encryption strength and adopting a common key encryption system.
本発明は、共通鍵から生成したセッション鍵によって平文データ或いは暗号文データを暗号化或いは復号する暗号化／復号装置において、通信コストを抑えられる暗号強度の強い共通鍵暗号方式におけるセッション鍵生成方式と暗号化／復号装置を提供することを目的とする。 - 特許庁 - The receiver is provided with an information decoder that decodes program related information received together with a video signal and an audio signal and with a display control section having a comparison means that compares the received program relating information quantity with a displayable information quantity so as to set a display form of the program relating information to be displayed.
映像信号、音声信号と共に受信した番組関連情報を復号する情報デコーダと、受信した番組関連情報量と表示可能情報量とを比較する比較手段を有する表示制御部を備え、表示する番組関連情報の表示形式を設定する。 - 特許庁 - The decoder comprises first and second decoding sections 2 and 3 performing iteration decoding of every code block for a transfer block consisting of a plurality of code blocks of decoding unit, and a stop/end judging section 8 for judging whether iteration decoding is stopped or not, based on the output results from the second decoding section 3.
復号装置は、復号単位である複数の符号ブロックからなる転送ブロックについて、各符号ブロック毎に繰り返し復号を行なう第１、第２の復号部２、３と、第２の復号部３からの出力結果に基づき繰り返し復号を停止するか否かを判断する停止・終了判定部８とを有する。 - 特許庁 - An improved decoder when receiving pitch lag of a next receive frame uses a matching curve between pitch lag of a previous receive frame and pitch lag of a next receive frame to finely adjust estimation of pitch lag of a lost frame and adjusts and corrects an adaptive code book buffer before use by following frames.
改良されたデコーダが次の受信フレームのピッチラグを受信すると、前の受信フレームのピッチラグと次の受信フレームのピッチラグとの間に適合する曲線を用いて、紛失フレームのピッチラグの推定を微調整し、適応コードブックバッファを後続するフレームによる使用の前に調整および訂正する。 - 特許庁 - An interleaver 201 interleaves a receiving signal X of transmitted information, and an SISO(soft input/soft output) decoder 202 and a subtracter 203 perform SISO decoding operations by means of the interleaved information -X and a receiving signal -Y2 of a redundant bit obtained by interleaving and coding the transmitting information and calculates the redundancy information -L1.
インターリーバ２０１にて伝送情報の受信信号Ｘをインタリーブし、ＳＩＳＯ復号器２０２及び減算器２０３にて、インタリーブ後の伝送情報~Ｘと伝送情報をインタリーブして符号化した冗長ビットの受信信号~Ｙ２とを用いて軟入力／軟出力復号を行い尤度情報~Ｌ１を算出する。 - 特許庁 - A system instruction execution control part 114 sets the value of an instruction mode register 115 on receiving the decode result of the system instruction decoder 113 decoding an instruction requesting switching of the instruction sets, and an instruction set switching part 112 selects an instruction set to be used on the basis of the value of the instruction mode register 115.
システム命令実行制御１１４は、命令セットの切り替えを要求する命令をデコードしたシステム命令デコーダ１１３のデコード結果を受けて命令モードレジスタ１１５の値を設定し、命令セット切替部１１２は、命令モードレジスタ１１５の値に基づいて、使用する命令セットを選択する。 - 特許庁 - The decoder includes an equalization means 20 for carrying out equalization processing, a means 31 for decoding using Sum-Product Algorithm (SPA), a means 34 for deciding whether results of decoding from the SPA are equalized again or not, and a means 33 for decoding a repeatedly-equalized bit stream by Ordered Statistic Decoding (OSD).
等化処理する等化手段２０と、Ｓｕｍ−Ｐｒｏｄｕｃｔ Ａｌｇｏｒｉｔｈｍ（ＳＰＡ）によって復号する手段３１と、ＳＰＡによった復号結果を再度等化するかを判定する判定手段３４と、繰り返し等化したビット列をＯｒｄｅｒｅｄ Ｓｔａｔｓｔｉｃ Ｄｅｃｏｄｉｎｇ（ＯＳＤ）によって復号する手段３３とを備える。 - 特許庁 - Since the whole or a part of an instruction decoder 8 is composed of a flash memory 8b, an instruction code is easily changed only by rewriting the contents of the memory 8b even in the case of requiring the change and addition of a peripheral circuit with the change and addition of the specification of a microcomputer in the case of executing program evaluation by the evaluation chip.
インストラクションデコーダ８の全部又は一部をフラッシュメモリ８ｂとした為、評価用チップでプログラム評価を行う場合、マイクロコンピュータの仕様の変更、追加に伴い、周辺回路の変更、追加を必要とする場合であっても、フラッシュメモリ８ｂの内容を書き換えるだけで命令コードを容易に変更できる。 - 特許庁 - The data D5 for double speed are constituted to be decoded with a decoding speed equal to or slower than the decoding speed for the data D4 with the decoder by encoding the data which are obtained by thinning data from the PCM data that are obtained by decoding the data D4.
この倍速再生用の波形データＤ５は、標準速度再生用の波形データＤ４をデコードして得たＰＣＭデータからデータを間引いたものをＭＰ３データにエンコードすることで、デコーダによる標準速度再生用の波形データＤ４に対するデコード速度以下のデコード速度でデコード可能に構成されている。 - 特許庁 - The digital transmission unit is composed of a transmitter and a receiving system having a transmission path decoder, wherein the unit further has an error flag converter that converts an error production state represented by an error count into an error flag, and a video image converter that converts the error flag obtained from the error flag converter into a video signal.
送信装置と、伝送路復号化部を持つ受信装置によって構成されるディジタル伝送装置において、エラー数で示されるエラー発生状態をエラーフラグに変換するエラーフラグ変換器と、該エラーフラグ変換器から得られたエラーフラグを映像信号変換する映像変換部とを有する。 - 特許庁 - The X decoder decodes a block address signal, a page address signal, and a block size changing signal in response to an erasing instruction, and output word line bias voltage so that a part or a whole of a plurality of pages included in at least one memory cell block out of a plurality of memory cell blocks are erased in accordance with the decoded result.
Ｘデコーダは、消去命令に応答してブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、デコーデド結果に応じて、複数のメモリセルブロックの少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体が消去されるように、ワードラインバイアス電圧を出力する。 - 特許庁 - A Huffman decoder divides an input bit string into four small bit strings, sets the small bit string including the end bit of the Huffman code to be decoded this time among them as an end small bit string, and sets a bit string from the most significant bit in the end small bit string to the end bit of the Huffman code as a bit string for search.
ハフマンデコーダは、入力ビット列を４つの小ビット列に分割し、これらのうち今回復号しようとしているハフマン符号の末尾のビットを含む小ビット列を末尾小ビット列とし、該末尾小ビット列内の最上位のビットからそのハフマン符号の末尾のビットまでを検索用ビット列とする。 - 特許庁 - The decoder 23 sets the signal level of any one of output signals, that is, the output signal from an AND circuit 51 to a main control section 54, the output signal from an AND circuit 52 to the main control section 54 and the output signal from an AND circuit 53 to the main control section 54, to "1" depending on the count value which is inputted.
デコーダ２３は、入力したカウント値の大小にしたがって、論理積回路５１からメイン制御部５４への出力信号、論理積回路５２からメイン制御部５４への出力信号、および、論理積回路５３からメイン制御部５４への出力信号のうちいずれかの信号のレベルを“１”とする。 - 特許庁 - At least one second amplifier unit per one word line is provided for the purpose of amplifying a decoder signal driven by a first amplifier unit in a word line, the second amplifier unit is arranged in an internal part of a cell field, further, it is connected to a belonging word line.
上記課題は、ワードラインにつき少なくとも１つの第２の増幅器ユニットが第１の増幅器ユニットによってワードラインに駆動されるデコーダ信号を増幅するために設けられており、第２の増幅器ユニットはセルフィールドの内部に配置されており、さらに所属のワードラインに接続されていることによって解決される。 - 特許庁 - In the case of transmission, an error check code is added to the transmission frame, and in the case of reception, a transmission frame check circuit checks a signal received from encoder/decoder 431, 432 and a code violation detection signal, adds a detection result to a repeated transmission frame and a counter counts various states.
送信の際には、伝送フレームに誤り検出符号を付加し、受信の際には、伝送フレームチェック回路４２２_1，４２２_2でエンコーダ／デコーダ４３_1，４３_2からの受信信号とコードバイオレーション検出信号からチェックを行い、リピートする伝送フレームに検出結果を付加し、カウンタ４２６_1，４２６_2で各種状態をカウントする。 - 特許庁 - This apparatus has successively a pre-waveform equalizer equalizing a waveform of a reproduced signal from an information recording medium, an offset control part adjusting a DC level, an asymmetry control part compensating asymmetry, an amplitude control part, an analog/digital converter, an adaptation equalizer, and the maximum likelihood decoder obtaining binary data and error information between an input and an ideal signal.
情報記録媒体からの再生信号の波形を等化する前置波形等化器、直流レベルを調整するオフセット制御部、アシンメトリを補正するアシンメトリ制御部、振幅制御部、アナログデジタル変換器、適応等化器、バイナリデータを得るとともに入力と理想信号との誤差情報も得る最尤復号器を順次有する。 - 特許庁 - A 1st column address buffer 392 and a 2nd column address buffer 393 generate a 1st SRAM column address signal iASC-1 and a 2nd column address signal iASC-2 according to an SRAM column address signal iASC and supply them to a 1st and a 2nd column decoder, which operate by turns.
第一の列アドレスバッファ３９２と第二の列アドレスバッファ３９３は、ＳＲＡＭ列アドレス信号ｉＡＳＣに基づき第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−１と第二の列アドレス信号ｉＡＳＣ−２とを生成して、第一および第二の列デコーダに与え、これら列デコーダが交互に動作する。 - 特許庁 - This multi-purpose optical storage medium drive apparatus 11 is provided with a video/voice input/output selector 1, a video/voice encoder/decoder 2, a microprocessor 3, an optical storage apparatus 4, a memory card reading apparatus 6, a display controller 7, a state display apparatus 8, an power amplifier 9, and a loudspeaker 10.
本発明の多目的光学的記憶媒体駆動装置１１は、ビデオ／音声入力／出力セレクタ１と；ビデオ／音声符号／復号器２と；マイクロプロセッサ３と；光学的記憶装置４と；メモリカード読取装置６と；ディスプレイコントローラ７と；状態表示装置８と；電力増幅器９とスピーカー１０とを備える。 - 特許庁
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