「Decoder」を含む例文一覧(7054)
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第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、第１の電源電圧が供給されるメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、第２の電源電圧を有するアドレス信号に基づいて、ワード線ＷＬの選択／非選択を制御するデコーダ１５とを具備する。 - 特許庁 - In the microcomputer 100 in the electronic control unit, a memory 17 storing predetermined fixed data is provided, and the fixed data stored by the memory 17 are read instead of data read from a RAM 112 and are used for calculation when the error is detected about the data read from the RAM 112 by a decoder 14.
電子制御装置におけるマイクロコンピュータ１００では、予め定められた固定データを記憶するメモリ１７が設けられ、ＲＡＭ１１２から読み出されたデータについてデコーダ１４によって誤りが検出された場合は、ＲＡＭ１１２から読み出されたデータに代え、メモリ１７が記憶する固定データが読み出されて演算に使用される。 - 特許庁 - The present invention, relating to a moving image decoder for decoding moving image data, comprises a moving image decoding section for performing decoding for a first field to be displayed, when decoding a prescribed frame constituting the moving image data, to generate a decoded image of the first field, and to omit decoding for a second field which are not the object of display.
動画像データをデコードする動画像復号器であって、前記動画像データを構成する所定のフレームをデコードする場合、表示対象となる第１フィールドについてはデコードを行い、前記第１フィールドの復号画像を生成し、表示対象とならない第２フィールドについてはデコードを省略する動画像復号部を備える動画像復号器。 - 特許庁 - By transferring encoded parameter data which are used for decoding in a decoder 1, to an encoder 2 before decoded digital video data, in the case of re-encoding in the encoder 2, the encoding processing of the inputted digital video data, can be started in the order of inputting so that time for re-encoding processing can be shortened.
復号化装置１で復号した際に使用した符号化パラメータデータを復号したデジタルビデオデータより先に符号化装置２に転送しておくことにより、符号化装置２で再符号化する再に、入力されたデジタルビデオデータは、入力した順に符号化処理を開始することができるので、再符号化処理の時間を短縮することができる。 - 特許庁 - An instruction input into a decoder 3a has a description of information for specifying registers in a reader 61, an integer adder 67 and the like as a source and a destination, and information for specifying a transferred immediate value, and a bus master 3 thereby controls transfer motion between the registers in the reader 61, the integer adder 67 and the like.
デコーダ３ａに入力される命令は、読み出し器６１や整数加算器６７等の具備するレジスタを、転送元および転送先として指定する情報と、転送する即値を指定する情報とが記述され、これによりバスマスタ３は、読み出し器６１や整数加算器６７等の具備するレジスタ間の転送動作を制御する。 - 特許庁 - The method comprises the steps of: receiving digital video data; parsing the digital video data to identify macroblocks included in the digital video data; discarding from the digital video data those macroblocks 315 which are not associated with a picture region that substantially corresponds to one of a safe-title picture region and safe-action picture region; and storing the digital video data in a decoder input buffer.
デジタルビデオデータを受取るステップ、デジタルビデオデータに含まれるマクロブロックを識別するようにデジタルビデオデータを分析するステップ、セーフタイトルのピクチャ領域とセーフアクションのピクチャ領域の１つに実質的に該当するピクチャ領域に関連しないマクロブロックをデジタルビデオデータから切捨てるステップ、及びデジタルビデオデータをデコーダの入力バッファへ格納するステップ、を含む。 - 特許庁 - To provide a decoding device for which cost reduction is carried out by suppressing the maximum amount of data transfer that is needed when a video decoder performs decoding processing, per unit time duration from a memory, and which is capable of obtaining responses that are superior with respect to events from the outside, such as user operation, even if it shares memory with modules, such as CPU.
ビデオデコーダが復号処理を行う際に必要となるメモリからの単位時間当たりのデータ転送量の最大値を抑えることで、低コスト化された復号装置、および、メモリをＣＰＵ等のモジュールと共有していても、ユーザ操作などの外部からのイベントに対して優れた応答性を得ることができる復号装置を提供すること。 - 特許庁 - A time division demultiplexer 12 demultiplexes a broadcast signal demodulated by a tuning demodulator 11 in time series and outputs the demultiplexed signal by each program, an MPEG decoder 21 extracts a decoded digital signal from this output and a color dynamic image is demultiplexed with the quality, in compliance with the MPEG2 system and outputted externally from a video audio data output terminal 14.
同調復調器１１で復調された放送信号は、時分割分離器１２により時系列に分離してプログラム毎に出力し、この出力からＭＰＥＧ２復号器２１が復号したデジタル信号を取り出し、カラー動画像はＭＰＥＧ２方式の品質で分離され映像音声データ出力端子１４から外部へ出力される。 - 特許庁 - A CPU 1-10 analyzes a frequency with respect to the decoded sound data during the reception of the digital TV broadcasting, determines whether or not the content rate of a high frequency component is ≥ a prescribed threshold, and stops the operation of the SBR decoder 1-2-2 when the content rate of the high frequency component in the decoded sound data is smaller than the threshold.
ＣＰＵ１−１０は、デジタルテレビ放送の受信中、デコードされた音声データに対して周波数解析を行い、高周波成分の含有率が所定の閾値以上であるか否かを判断し、デコードされた音声データの高周波成分の含有率が閾値より小さい場合には、ＳＢＲデコーダ１−２−２の動作を停止する。 - 特許庁 - Three signal lines, that is, a signal line 25 for a transmission clock CLK for synchronizing data transmission, a signal line 26 for actual serial data DS to be transmitted, and a signal line 27 for a start pulse FSP indicating start to the frame of the actual data are arranged between an MPEG video decoder 21a and a display controller 22.
ＭＰＥＧビデオデコーダ２１ａからディスプレイコントローラ２２には、データ伝送用に同期をとらせるための伝送クロックＣＬＫ用の信号線２５と、伝送の対象となるシリアルの実データＤＳ用の信号線２６と、実データのフレームに対してスタートを示すスタートパルスＦＳＰ用の信号線２７の計３本の信号線を設けている。 - 特許庁 - An address terminal ADR is connected to column selection lines CSL of first and second groups G1 and G2 through first and second address paths made up with first and second lines L1 and L2 and first and second decoder circuits DEC1 and DECK.
集積メモリは、アドレス端子を介して第１の群の第１の選択線と接続されていて、相応に第１の線と第１のデコーダ回路とを有している第１のアドレス経路と、アドレス端子を介して第２の群の第１の選択線と接続されていて、相応に第２の線と第２のデコーダ回路とを有している第２のアドレス経路とを有している。 - 特許庁 - A decoder 6 applies bit plane swapping to the vertical line of the embedded coding data and rotation processing to the data to decode image data where the horizontal line and the vertical line are rotated and applies rotation processing to the vertical line and the horizontal line of the image data to decode the original image data and the embedded data having been embedded to the original image data.
復元器６は、埋め込み符号化データの垂直ラインをビットプレーンスワップするとともに、ローテーションすることにより、水平ラインと垂直ラインがローテーションされた画像データを復元し、さらに、その画像データの垂直ラインと水平ラインをローテーションすることで、元の画像データと、そこに埋め込まれていた被埋め込みデータを復元する。 - 特許庁 - When comparison and collation result of the comparison circuit 26 indicates that the pixel address signal is identical to the address information of the pixel driving element 11, the pixel driving element 11 drives pixels in accordance with the timing of the luminance signal read from the storage circuit 27 on the basis of the pixel driving timing signal separated by the decoder 21.
画素駆動素子１１は、比較回路２６による比較照合結果が、画素アドレス信号と当該画素駆動素子１１のアドレス情報とが同一である旨を示す場合に、デコーダ２１によって分離された画素駆動タイミング信号に基づいて、記憶回路２７から読み出された輝度信号のタイミングを合わせて画素を駆動する。 - 特許庁 - The decoder 16 is provided with a common buffer for storing received image data at least for an I picture period in order to redistribute the received image data to a plurality of clients having different execution transmission speeds, wherein the received image data are redistributed to each client so as to skip encoded video data older than the received latest I picture basically in sequential reading.
実行伝送速度の異なる複数のクライアントへ再配信を行なうため、受信した画像データを少なくともＩピクチャ周期分格納する共通バッファを備え、各クライアントに対しては、順次読み出しを原則とし、受信した最新Ｉピクチャより古い符号化映像データをスキップする様態で再配信を行なう。 - 特許庁 - This optical disk device is provided with a rotation driving mechanism for mounting the optical disk to rotate it, an optical head furnished with an objecitve lens, actuator, laser diode and split photodiode 6, an optical head moving mechanism, a control means 9, an RF amplifier IC 40, a servo processor 51, a decoder, a memory, and a casing for housing these components.
本発明の光ディスク装置は、光ディスクを装着して回転させる回転駆動機構と、対物レンズ、アクチュエータ、レーザダイオードおよび分割フォトダイオード６を備えた光学ヘッドと、光学ヘッド移動機構と、制御手段９と、ＲＦアンプＩＣ４０と、サーボプロセッサ５１と、デコーダと、メモリーと、これらを収納するケーシングとを有している。 - 特許庁 - At the time of judging that the output format setting of a D terminal 28 is switched to a D4 terminal on the basis of a signal from an input 25, a microcomputer (MC) 24 decides whether the input signal format of a video signal is 750p or not on the basis of the input signal format of the video signal inputted by a decoder 23.
マイコン２４は、入力部２５からの信号に基づいて、Ｄ端子２８の出力フォーマット設定がＤ４端子に切り換わったと判断した場合、デコーダ部２３により入力された映像信号に対する入力の信号フォーマットの情報に基づいて、映像信号の入力の信号フォーマットが750pであるか否かを判断する。 - 特許庁 - A communication device includes a light receiving unit which receives a light beam carrying information, a decoder which reads the information from the light beam, a retroreflector which reflects the light beam, and a response pattern forming unit which determines a response pattern based on the information and forms the response pattern by interrupting a portion of reflected light from the retroreflector.
通信装置は、情報を搬送する光線を受光する受光部と、光線から情報を読み取るデコード部と、光線を反射する再帰性反射体と、情報に基づいて応答パターンを決定し、再帰性反射体による反射光の一部を遮ることによって応答パターンを形成する応答パターン形成部とを備える。 - 特許庁 - A data transfer circuit 30 is configured by an SRAM (Static Random Access Memory) 304 for once storing the data transferred from the CPU, a bus switch 302 for disconnecting the SRAM 304 from a bus 11 after the data is stored into the SRAM 304, and a logic circuit 306 for reading the data out of the SRAM 304 and for supplying the data to a decoder 32.
ＣＰＵから転送されたデータを一旦格納するためのＳＲＡＭ３０４と、ＳＲＡＭ３０４にデータが格納された後、当該ＳＲＡＭ３０４をバス１１から切り離すバススイッチ３０２と、ＳＲＡＭ３０４からデータを読み出して、デコーダ３２に供給するロジック回路３０６とによって、データ転送回路３０を構成する。 - 特許庁 - The device includes: a shared ES ring buffer 113 for storing an inputted AES frame, a decoder 120 for decoding the stored AES frame and outputting PCM data, and a packetizer 130 for converting the stored AES frame into an IEC frame and outputting the IEC frame based on an output timing of the PCM data.
本発明にかかるデータ処理装置は、入力されるＡＥＳフレームを格納する共用ＥＳリングバッファ１１３と、格納されたＡＥＳフレームをデコードし、ＰＣＭデータを出力するデコーダ１２０と、格納されたＡＥＳフレームをＩＥＣフレームに変換し、ＰＣＭデータの出力タイミングに基づいて、ＩＥＣフレームを出力するパケッタイザ１３０と、を有するものである。 - 特許庁 - Moreover, the address decoder 12 includes a nonvolatile memory 13 for storing segment allocation information expressing the segment allocation of the LCD 5, a RAM 14 for storing the segment allocation information transferred from the memory 13 when a semiconductor integrated device is initialized and a decoding means decoding the display information based on the segment allocation information stored in the RAM 14.
このアドレスデコーダは、ＬＣＤのセグメント割付を表すセグメント割付情報を記憶するための不揮発性メモリと、半導体集積装置が初期化される際に不揮発性メモリから転送されたセグメント割付情報を記憶するためのＲＡＭと、ＲＡＭに記憶されたセグメント割付情報に基づいて表示情報をデコードするデコード手段とを含む。 - 特許庁 - A semiconductor memory comprises a redundancy memory cell and a fuse circuit having three output states being different each other according to an input signal, and is provided with a redundancy circuit having a redundancy word line decoder substituting for a redundancy cell corresponding to a defective type generated in a normal cell by controlling cutting of a fuse according to an input signal.
半導体メモリ装置は、冗長メモリセルと、入力信号に従いそれぞれ異なった三つの出力状態をもつヒューズ回路を含み、入力信号に従いヒューズのカッティングを制御してノーマルセルに発生した不良類型に相応する冗長セルに代替する冗長ワードラインデコーダとを有する冗長回路を備える。 - 特許庁 - To provide a recording medium reproducing apparatus capable of smoothly reproducing sound while a reproduced video image is synchronized with a reproduced sound even in the case of high speed reproduction by reading data from a recording medium and increasing the processing speed in a decoder to a level higher than an ordinary processing speed without increasing a data read speed and interleaving the data.
データを読み出す速度を高めることなく、且つ、データを間引くことなく記録媒体からデータを読み出し、デコーダにおける処理速度を通常よりも高くすることによって高速再生を行う場合でも、再生映像と再生音声との同期をとりつつ、滑らかに音声を再生することができるようにした記録媒体再生装置を提供する。 - 特許庁 - The stream transfer controller 10 implements special reproduction, in a way that the stream is treated as a unit from the advent of special data (GOP pattern) to the next special data (GOP pattern) and is transmitted in a series from the top or in a skipping manner with abandoned parts to the decoder 4.
上記ストリーム転送制御装置１０は、特殊再生要求があったとき、上記ストリーム内の特定データ（ＧＯＰパターン）の出現から次の特定データ（ＧＯＰパターン）の出現までを１単位として、ストリームを頭から一連に、あるいは飛び飛びに一部を捨てながら上記デコーダ４に送出することにより特殊再生を行う。 - 特許庁 - Concerning a turbo decoder 1 for performing turbo decoding by inputting turbo-encoded data for the unit of a block, while referring to a look-up table 20, the number of times of repetition, corresponding to an estimated signal/noise ratio, is estimated by a root mean circuit 19 and decremented by a counter part 21, so that turbo decoding is performed for that number of times of repetition.
ターボ符号化されたデータをブロック単位で入力してターボ復号を行なうターボ復号器１において、ルックアップテーブル２０を参照して、二乗平均回路１９で推定された信号対雑音比に対応する繰り返し回数を推定し、カウンタ部２１でデクリメントすることにより、その繰り返し回数だけターボ復号を行なう。 - 特許庁 - When the number is registered in the telephone directory, a sound synthesizer 36 synthesizes the name of the caller registered on the telephone directory correspondingly to the telephone number into sounds and, at the same time, the detecting circuit 50 switches the route of the sound signals supplied to the headphone 51 from the output of the decoder 52 to that of the synthesizer 36.
登録されていれば、音声合成装置３６により、電話帳に当該電話番号と対応付けて登録される発信者名が音声合成されると共に、回路５０により、ヘッドホン５１に供給される音声信号の経路が音楽用デコーダ５２の出力から音声合成装置３６の出力へと切り替えられる。 - 特許庁 - An instruction decoder (22) executably decodes the part of instructions when the first information is a first value, decodes the part of instructions such that an exception factor code (ECCDI) distinguishable from the other exception factor can be generated when the first information is a second value, and makes an instruction execution procedure transit to execution of a prescribed exception processing program.
命令デコーダ（２２）は、前記第１の情報が第１の値のとき前記一部の命令に対して実行可能にデコードし、第２の値のとき前記一部の命令に対して他の例外要因と区別可能な例外要因コード（ＥＣＣＤＩ）を生成可能にデコードすると共に命令実行手順を所定の例外処理プログラムの実行に遷移させる。 - 特許庁 - Upon decoding high-resolution image encoded data when a transmission error is mixed into a low-resolution image encoded data to be referred to, a motion picture receiver/decoder terminal 3 stops its decoding operation, and restarts the decoding operation from decodable data while not referring to the low-resolution image encoded data having the error mixed thereinto.
動画像受信復号化端末３は、高解像度画像符号化データの復号処理に際して、参照すべき低解像度画像符号化データに伝送誤りが混入されていた場合、復号処理を中止し、該伝送誤りが混入された低解像度画像符号化データを参照せずに復号可能なデータから復号処理を再開する。 - 特許庁 - This word line decoder is characterized in that an address for decoding a word line is divided into a global word line and a local word line, when a global word line is selected, voltage from a local word line is applied to a selected word line, when the global word line is not selected, voltage applied to the word line is passed to a ground terminal.
本発明のワードラインデコーダは、ワードラインをデコードするためのアドレスをグローバルワードライン及びローカルワードラインに分割し、グローバルワードラインが選択された場合にはローカルワードラインからの電圧を選択されたワードラインに印加し、前記グローバルワードラインが選択されていない場合には前記ワードラインに印加された電圧を接地端子にパスさせることを特徴とする。 - 特許庁 - A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.
半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁 - To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.
拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁 - The noise reduction circuit 420 is a circuit which reduces noise from a burst signal equivalent to N cycles, and which integrates absolute values of waveforms for every cycle in the burst signal equivalent to the N cycles and compares integrated values for every cycle mutually, and outputs remaining data from which its maximum value and the minimum value are deleted to the servo data decoder 418 of the poststage as noise reduced data.
ノイズ除去回路４２０は、Ｎ周期分のバースト信号からノイズを除去する回路であって、Ｎ周期分のバースト信号における各周期毎の波形の絶対値を積分し、各周期毎の積分値を相互に比較し、その最小値及び最大値を除いた残りをノイズ除去済データとして後段のサーボ・データ・デコーダ４１８に出力する。 - 特許庁 - The apparatus has the through rate limiter circuit 81 taking out a modulation component from the amplitude-adjusted wobble signal and a low pass filter circuit 82 or an envelope extracting circuit taking out a DC component from an output of the through rate limiter circuit 81, this output value is read, and a signal binarized by binarization circuits 83a, 83b is input to a decoder circuit 84.
振幅調整されたウォブル信号から変調成分を取り出すスルーレートリミッタ回路８１と、スルーレートリミッタ回路８１の出力からＤＣ成分を取り出すローパスフィルタ回路８２又はエンベロープ抽出回路を有し、この出力値を読みとり、２値化回路８３ａ，８３ｂにより２値化された信号をデコーダ回路８４に入力する。 - 特許庁 - This memory device is provided with: four memories 50-53 each having an address space (0x000-0x3FF) of the same scale having a common address with one word as one byte; an address decoder 30 allowing simultaneous access in arbitrary byte alignment to the four memories 50-53; and a data rearrangement circuit 70 rearranging data compliant with a big-endian CPU.
１ワードを１バイトとし、共通のアドレスを有する同一規模のアドレス空間（０ｘ０００〜０ｘ３ＦＦ）を有する４個のメモリ５０〜５３と、これら４個のメモリ５０〜５３に対して、任意のバイトアラインでの同時アクセスを可能とするアドレスデコーダ３０と、ビッグエンディアンのＣＰＵに合わせたデータの並べ替えを行うデータ並べ替え回路７０を設ける。 - 特許庁 - To provide a coder and a decoder by which data coded by ADRC system are divided by each bit planes of the MSB, 2nd MSB,..., LSB, the data can be compressed at a high compression rate by applying run-length coding processing and Huffman coding processing to them, and deterioration in decoding the capability of the data on the occurrence of an error can be minimized.
ＡＤＲＣ方式で符号化したデータをＭＡＢ、２ｎｄＭＳＢ、・・・・ＬＳＢ毎のビットプレーンで分割し、これらについて夫々ランレングス符号化処理及びハフマン符号化処理を行うことで、高い圧縮率を以てデータを圧縮できると共に、エラー発生時のデータの復元力の低下を最小限とすることができるようにする。 - 特許庁 - In a soft output decoding circuit of an element decoder, an addition/comparison/selection circuit for calculating logarithmic likelihood Iα and Iβ has a function for selecting a likelihood corresponding to a code out of likelihood Iα and Iβ reaching from a different state to an arbitrary state when trellises for each number of memories in a code are superposed and corresponding to a nonoverlapping branch.
要素復号器における軟出力復号回路は、対数尤度Ｉα，Ｉβを算出するための加算比較選択回路において、符号におけるメモリ数毎のトレリスを重ねた際に、互いに異なるステートから任意のステートに到達し、重複しない枝に対応する対数尤度Ｉα，Ｉβのうち、符号に対応するものを選択する機能を備える。 - 特許庁 - A nonvolatile semiconductor memory device 10 includes: nonvolatile memory cells MC; a word line connected to the memory cells MC; a decoder 13 which receives an address and generates a decode signal for selecting the word line based on the address; and a level shifter 12 which, when the word line is selected, charges the word line to a charge voltage higher than a power supply voltage.
不揮発性半導体記憶装置１０は、不揮発性のメモリセルＭＣと、メモリセルＭＣに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ１３と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ１２とを含む。 - 特許庁 - In a turbo decoder 100, a tail processing section 151, 152 calculates beforehand a path metric value β from reception likelihood of a tail portion as pre-processing of iterative decoding processing, and an iterative decoding processing section (soft determination decoding sections 111, 112, interleavers 121, 122) uses the path metric value β to perform iterative decoding only upon a code word body portion.
ターボ復号器１００では、テイル処理部１５１、１５２が、反復復号処理の前処理として、テイル部分の受信尤度からそのパスメトリック値βを予め算出し、反復復号処理部（軟判定復号部１１１、１１２、インタリーバ１２１、１２２）が、パスメトリック値βを用いて、符号語本体部分についてのみ反復復号を行う。 - 特許庁 - An address decoder communicating with the array receives a plurality of row address bits, and determines which of the N partitions in a requested row must be accessed on the requested row identified by the row address bits, and does not activate the access device within the selected row but not within the partition to be accessed.
アレイと通信するアドレス・デコーダは、複数の行アドレス・ビットを受信し、行アドレス・ビットにより識別された要求行について、要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して、選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする。 - 特許庁 - Furthermore, an access control circuit 12 continuous writing pixel data of a current channel in the common memory 11 while the video decoder 3pr (3oq) selected next to take synchronization according to the instruction of a timing control section 15 and selects the channel even on the way of a frame for the image data at the current channel to start writing for a new channel.
また、アクセス制御回路１２は、タイミング制御部１５の指示に従って、次に選択されるビデオデコーダ３ｐｒ（３ｏｑ）が同期を取るまでの間、現在のチャンネルの画素データを共有メモリ１１へ書き込み続け、次のチャンネルの同期が取れると、現在のチャンネルの画像データがフレームの途中であってもチャンネルを切り換え、新たなチャンネルの書き込みを開始する。 - 特許庁 - A field discrimination circuit 2 discriminates a field of a received NTSC video signal and a field consecutive discrimination circuit 4 discriminates a still pictures mode on the basis of a field discrimination signal from the field discrimination circuit 2 so as to inhibit decoding of caption data by a closed caption decoder 5 and write of an address to a display RAM 6 in the still picture mode.
フィールド判別回路２により入力されたＮＴＳＣ映像信号のフィールドを判別し、フィールド連続判別回路４によりフィールド判別回路２からのフィールド判別信号に基づいて静止画モードを判別することにより、静止画モード時にクローズドキャプションデコーダ５によるキャプションデータのデコードと表示ＲＡＭ６へのアドレスの書き込みとを禁止する。 - 特許庁 - The optical recording/reading and writing apparatus is provided with an optical reading/writing head 40, a radio frequency amplifier 41, and a decoder 42, wherein the optical reading/writing head 40 reads data recorded in first and second regions of an optical recording medium, and the radio frequency amplifier 41 converts the data to first and second radio frequency signals.
光学的記録・読書き装置は、光学的読書きヘッド４０と、無線周波増幅器４１と、デコーダ４２とを備えており、光学的読書きヘッド４０が光学的記録媒体上の第一及び第二領域に記録されているデータを読み取り、無線周波増幅器４１が第一及び第二無線周波信号に変換する。 - 特許庁 - A packet transmission/reception apparatus includes a packet analysis section located to the packet receiving section of a network interface, outputs a coded video audio packet from an exclusive interface to a decoder not via a bus and packets to be subjected to reception processing by a CPU are transferred to the CPU via the bus, so that the bus band will not compressed at all.
本発明のパケット送受信装置は、ネットワークインターフェースのパケット受信部にパケット解析部を設け、符号化映像音声パケットはバスを介さずに専用インターフェースからデコーダへ出力し、ＣＰＵで受信処理すべきパケットはバスを介してＣＰＵへ転送することで、バス帯域を全く圧迫しないパケット送受信装置を提供する。 - 特許庁 - A communication processing section 32 receives an IP packet storing transmitted IS packets in a segmented state and a control section 43 of a stream processing section 41 buffers the segmented TS packets being a payload of the IP packet to a buffer memory every time acquiring the IP packet, extracts buffered data by each size of the TS packets and outputs the data to a decoder 33.
通信処理部３２は、分断されたＴＳパケットを格納しているＩＰパケットを受信し、ストリーム処理部４１において、制御部４３はＩＰパケットが取得されるたびにそのペイロードである分断されたＴＳパケットをバッファメモリにバッファリングすると共に、バッファリングされたデータをＴＳパケットのサイズごとに取り出してデコーダ３３へ出力する。 - 特許庁 - A decoder 42 includes a step in which viterbi decoding program is executed for respective radio frequency signals, a step in which first and second path metric addition speed generated respectively are detected and recorded, and a step in which a signal with better quality is selected out of respective radio frequency signals based on a smaller numerical value of the path metric addition speed.
デコーダ４２は、各無線周波信号についてそれぞれビタビ復号プログラムを実施する段階と、それぞれ生成された第一及び第二パスメトリック加算速度を検出並びに記録する段階と、各パスメトリック加算速度が小さい方の数値に基づき各無線周波信号のうち品質がより良好な信号を選択する段階とを備えている。 - 特許庁 - A local decoder 100 controlling activation of each word line WL comprises a transistor 101 connected between a node N0 and N2, a transistor 103 connected between power source voltage and the node N0, and an inverter 105 driving a word line with power source voltage Vcc or ground voltage Vss in accordance with voltage of the node N0.
各ワード線ＷＬの活性化を制御するローカルデコーダ１００は、ノードＮ０およびＮ２の間に接続されるトランジスタ１０１と、電源電圧ＶｃｃおよびノードＮ０の間に接続されるトランジスタ１０３と、ノードＮ０の電圧に応じてワード線を電源電圧Ｖｃｃまたは接地電圧Ｖｓｓで駆動するインバータ１０５とを含む。 - 特許庁 - The microcontroller 408 converts a memory address from the MS PRO interface 202 to a memory address necessary for the SD interface, converts a memory address from the SD card interface to a memory address necessary for the MS PRO interface 202, and makes data access to the SD card interface 204 or the MS PRO interface 202 using the address decoder 406.
マイクロコントローラ４０８は、ＭＳ ＰＲＯインターフェイス２０２からのメモリアドレスを、ＳＤインターフェイスに必要なメモリアドレスに変換し、ＳＤカードインターフェイスからのメモリアドレスをＭＳ ＰＲＯインターフェイス２０２に必要なメモリアドレスへ変換するとともに、アドレスデコーダ４０６により、ＳＤカードインターフェイス２０４又はＭＳ ＰＲＯインターフェイス２０２に対してデータのアクセスを行う。 - 特許庁 - The first SERDES (39) includes a normal mode encoder (11), alternate mode encoders (16, 17, 19, 22), a multiplexer (13) and a parallel-to-serial converter (25), while the second SERDES (40) includes a serial-to-parallel converter (30), and an alternate mode decoder (34).
直列通信チャネル（５）、第１のＳＥＲＤＥＳ（３９）及び第２のＳＥＲＤＥＳ（４０）を有し、第１のＳＥＲＤＥＳ（３９）が、正規モード・エンコーダ（１１）、代替モード・エンコーダ（１６、１７、１９、２２）、マルチプレクサ（１３）、及び並列・直列変換器（２５）を備え、第２のＳＥＲＤＥＳ（４０）が、直列・並列変換器（３０）、及び代替モード・デコーダ（３４）を備える。 - 特許庁 - An analog video signal from a television 400 is received by a mobile phone 200 through a connector 300, the analog video signal is demodulated into a digital video signal by a television signal decoder 205 within the mobile phone 200 and transmitted to a base station 100 through a radio part 201, and a server 102 stores the digital video signal from the base station 100.
テレビ４００からのアナログ映像信号をコネクタ３００を介して携帯電話２００が受信し、携帯電話２００内のテレビ信号デコーダ２０５によって、アナログ映像信号をデジタル映像信号に復調し、無線部２０１を介して、基地局１００へ送信し、サーバ１０２は、基地局１００からのデジタル映像信号を保存する。 - 特許庁 - At a timing including at least a part of the first burst signal of modulation chroma signals including mixed burst signals composed of the first burst signal provided with a first phase component and a second burst signal provided with a second phase component which is the phase discontinuous to the first phase component, a timing pulse generation circuit 8 performs the oscillation phase control of the decoder 10.
第１の位相成分を持つ第１のバースト信号と、前記第１の位相成分とは不連続な位相である第２の位相成分を持つ第２のバースト信号からなる混成バースト信号を含む変調クロマ信号の前記第１バースト信号の少なくとも一部を含むタイミングで、タイミングパルス発生回路８はデコーダ１０の発振位相制御を行う。 - 特許庁 - A rotation speed control section 5 rotates the high multiple speed DVD drive 3 at a high speed according to the reproduction speed control information read from the DVD disk 51 to read a picture stream of the MP@HL class recorded on the DVD disk at a transfer rate more than that required for the stream of the MP@HL class and an MP@HL video decoder 7 decodes the stream.
ＤＶＤディスク５１から読み出された再生速度制御情報に従って、回転速度制御部５は、高倍速ＤＶＤドライブ３を高速回転させ、ＭＰ＠ＨＬのストリームが必要とする転送速度以上でＤＶＤディスクに記録されたＭＰ＠ＨＬの画像ストリームを読み出し、ＭＰ＠ＨＬビデオデコーダ７でデコードする。 - 特許庁
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