「Decoder」を含む例文一覧(7054)
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読出時はＭＰＥＧビデオデコーダ内の符号ＦＩＦＯのバイト数に対応するアドレス数を１ページ分として読み出すので、再生チャネルの切り替え時には、前回の切り替え時の最終の読出アドレス指示値から１ページ分戻ったアドレスから読出を開始することにより廃棄された符号データを確実に符号ＦＩＦＯに再供給することができる。 - 特許庁 - The image coder/decoder applies a manufacturing defect test and a performance test such as an access speed test to three memory modules 2-4 of a memory access section 1 integrated in the IC with an image coding core and an image decoding core and excludes any of the memory modules 2-4 that is discriminated to be failed in each test from the selection object as the image work memory.
画像符号化・復号化装置は、ＩＣ内に画像符号化コア及び画像復号化コアとともに組み込まれたメモリアクセス部１の３個のメモリモジュール２〜４に対して、製造上の欠陥テスト及びアクセス速度等の性能テストを行い、各テストに不合格と判定されたメモリモジュール２〜４を画像用ワークメモリとしての選択対象から外す。 - 特許庁 - In the reception terminal 2, the check data received from the distribution terminal 1 are combined with data resulting from rearranging the received and stored data with errors at the 1st data distribution by a data rearrangement unit 21, the resulting data are subjected to error correction by an error correction decoder 22 and a data rearrangement unit 23 again rearranges the resulting data, which are stored as received data 20.
受信端末２側では配信端末１から受信したチェックデータと、初回データ配信にて受信・蓄積された誤りのある受信データをデータ並べ替え器２１で並べ替えたデータとが結合され、誤り訂正復号器２２で誤り訂正された後、再びデータ並べ替え器２３で並べ替えられて受信データ２０として蓄積される。 - 特許庁 - A vertical decoder 7 performs ON control on a signal line potential holding unit 9 to maintain a potential of a signal line 6 at a high potential, resets a charge accumulation unit 3 by bringing a reset signal RST to a reset transistor 4 of a selection row to a high potential, then reduces the potential of the reset signal RST, and performs OFF control on the signal line potential holding unit 9.
垂直デコーダ７は、信号線電位保持部９をオン制御して信号線６の電位を高電位に保持させると共に、選択行のリセットトランジスタ４へのリセット信号ＲＳＴを高電位にして電荷蓄積部３をリセットした後に、リセット信号ＲＳＴの電位を低電位にし、信号線電位保持部９をオフ制御する。 - 特許庁 - A display mode determination unit 13 determines a display mode of video information having degrees of reproduction permission for each of the plurality of observers based on inputted personal information of each of the plurality of observers and viewing restriction added to digital video content (a) and makes a decoder 15 perform decoding according to the display mode.
表示態様決定器１３は、入力された複数の観察者個々の個人情報とデジタル映像コンテンツａに付加されている視聴制限情報とに基づいて、複数の観察者個々の再生許可度合いを持つ映像情報の表示態様を決定し、復号化器１５にその表示態様に応じた復号化を行わせる。 - 特許庁 - A digital broadcast receiving device executes the reproduction of the video and the voice relating to the narrow band broadcasting by using video data and voice data decoded by the main microcomputer 110 until the reproduction of the video and the voice relating to wide band broadcasting using the video data and voice data decoded by the AV decoder 104 is started.
デジタル放送受信装置は、ＡＶデコーダ１０４によって伸張された映像データおよび音声データを用いた広帯域放送に係る映像および音声の再生が開始されるまで、メインマイコン１１０によって伸張された映像データおよび音声データを用いて、狭帯域放送に係る映像および音声の再生を実行する。 - 特許庁 - The content transmitter 1(1A) for transmitting a content by broadcast wave and transmitting a signal for making that content receivable by a receiving side terminal through a communication line comprises a broadcast wave transmitting means 3, a communication signal transmitting/receiving means 7, and a broadcast decoder validate signal generating means 9.
コンテンツ送信装置１（１Ａ）は、放送波によってコンテンツを送信すると共に、当該コンテンツを受信側の端末で受信可能にする信号を、通信回線を介して送信するコンテンツ送信装置１（１Ａ）であって、放送波送信手段３と、通信信号送受信手段７と、放送デコーダ有効化信号生成手段９と、を備えた。 - 特許庁 - A tilt detection section 34 is provided between the RF equalizer 32 of the DSP block 4 and a decoder 35 for decoding a component separated frome the RFPLL circuit 31, the section 34 performing filtering for returning a gain characteristic, phase characteristic and the like by electrically processing deterioration in property of an optical transmission function OTF of the reproduced RF signal.
そして、ＤＳＰブロック４のＲＦイコライザ３２及びＲＦＰＬＬ回路３１と分離した成分を復号する復号器３５との間に、再生されたＲＦ信号の光学伝達関数ＯＴＦの特性劣化を電気的に処理してゲイン特性、位相特性等を正常な特性に戻すフィルタ処理が行われるチルト検出部３４を設ける。 - 特許庁 - The audio decoder section 4b is prepared, in parallel, with an audio packet extraction section 43 which extracts audio packets constitute audio data to the input b of the sector data from an external memory 5 connected to the front end processor section 4a, a supplementary packet extraction section 48 which extracts the supplementary packets consisting of supplementary data and a frame information extraction section 52.
オーディオデコーダー部４ｂは、フロントエンドプロセッサ部４ａに接続された外部メモリ５からのセクターデータの入力ｂに対してオーディオデータよりなるオーディオパケットAudio Packetを抽出するオーディオパケット抽出部４３と、サプリメンタリーデータよりなるサプリメンタリーパケットSupplementary Packetを抽出するサプリメンタリーパケット抽出部４８と、フレーム情報抽出部５２を並列に用意する。 - 特許庁 - Even if output from a row decoder is low voltage, a transistor size ratio of N/P is kept small by transiting a level of the word driver by changing voltage of a word driver P channel control signal LP connected to a P channel transistor 6001 without changing size of the P channel transistor 6001 and a N channel transistor 6002.
ロウデコーダからの出力が低電圧であっても、Ｐチャネルトランジスタ６００１やＮチャネルトランジスタ６００２のサイズを変えることなく、Ｐチャネルトランジスタ６００１に接続されたワードドライバＰチャネル制御信号ＬＰの電圧を変更することでワードドライバレベル遷移が可能となることにより、Ｎ／Ｐのトランジスタサイズ比が小さい状態を維持する。 - 特許庁 - The signal encoder 10 also adaptively determines a turnaround frequency f_a, a shift frequency f_sh, or tone noise information (r) to be used in generation of a high frequency signal in a decoder side, uses these information as high frequency signal generation information, and inserts it in the output code string together with high frequency spectrum envelope information.
また、信号符号化装置１０は、復号側での高域信号の生成に用いられる折り返し周波数ｆ_ａ又はシフト周波数ｆ_ｓｈ、或いはトーンノイズ合成情報ｒを適応的に決定し、これらの情報を高域信号生成情報として、高域スペクトル包絡情報と共に出力する符号列に含める。 - 特許庁 - A word line control part 52 and a source line control line 53 includes a decoder circuit for selecting a specific cell in accordance with an address inputted at the time of reading and writing and are for providing the selected cell with a prescribed voltage, and a reading voltage generating part 51 is for generating lots of reading voltages at the time of reading.
ワードライン制御部５２及びソースライン制御部５３は、読出し／書き込み動作時入力されたアドレスに応じて特定セルを選択するデコーダ回路を含んで、選択されたセルに所定の電圧を提供するためのもので、読出し電圧発生部５１は、読出し動作時多数の読出し電圧を発生させるためのものである。 - 特許庁 - The liquid crystal driver device and the liquid crystal display device are constituted so as to reduce the vertical size of an area occupied by gradations voltage signal lines by sharing redundant MOS transistors and wiring between adjoining gradation voltage signal lines, in decoding areas of higher order bits A, B except a lower order bit C in a decoder part 20 corresponding to a truth table.
真理値表に対応するデコーダ部２０の最下位ビットＣを除く上位ビットＡ，Ｂのデコード領域において、隣接する階調電圧信号線の間の冗長なＭＯＳトランジスタ及び配線を共通化させた構成により、階調電圧信号線の占める領域の縦方向のサイズを縮小させる液晶ドライバ装置及び液晶表示装置。 - 特許庁 - This decoder is configured as a combination of a plurality P of discrimination means 11-1 to 11-P which are individually provided with a plurality P of different values belonging to a specified range, discriminate whether the values belong to a common particular range that corresponds to all or a portion of the specified range and decode the particular range as a result of the discrimination.
規定の値域に属する複数Ｐの異なる値が個別に与えられ、この規定の値域の全てまたは一部に該当する共通の特定の値域にその値が属するか否かを判別し、その判別の結果としてこの特定の値域をデコードする複数Ｐの判別手段１１−１〜１１−Ｐの組み合わせとして構成される。 - 特許庁 - The micro-processor provided with a RAM 100 for storing instruction streams and a specific register 101 for storing the operation code(OC) of a restricted instruction decodes a restricted conditional branch instruction, and when detecting that the branch prediction fails, supplies the OC of the instruction to be executed next from a register 101 and an operand from the RAM 100 to the decoder.
命令列を格納するＲＡＭ１００と、制限された命令のオペコードを格納する特殊レジスタ１０１とを備え、制限付条件分岐命令をデコードし、分岐予測が外れたことを検出した場合、次に実行される命令のオペコードを特殊レジスタ１０１から、オペランドをＲＡＭ１００からデコーダへ供給する。 - 特許庁 - When the video signals encoded by encoding methods for TV broadcasting are input to the control circuit of the display, in each of the programmable logic ICs 31 and 32, a decoder circuit 53a for the video signals and a driver control circuit 62a for driving the display by impulse driving are formed by one of program sets stored in accordance with the individual coding methods.
テレビジョン放送用の符号化方法で符号化された映像信号が入力される場合、各プログラマブルロジックＩＣ３１・３２には、各符号化方法に対応して記憶されたプログラムセットのうちの１つによって、当該映像信号のデコーダ回路５３ａと、インパルス駆動によってディスプレイを駆動するドライバ制御回路６２ａとが形成される。 - 特許庁 - The decoder separates the sector data and the first RS parity for cyclic hamming coding, and aligns this parities and corrects the one-bit errors of the parity by Reed-Solomon decoding by the second RS parity, then corrects the one-bit error by cyclic hamming decryption, and further corrects the errors of 2 bits or more by Reed-Solomon decoding by the first RS parity.
復号器は、セクタデータと第１ＲＳパリティをｎ分割して巡回ハミング符号化し、このパリティを整列して第２ＲＳパリティによるリードソロモン復号でパリティの１ビットエラーを訂正した後に巡回ハミング復号により１ビットエラーを訂正し、更に第１ＲＳパリティによるリードソロモン復号により２ビット以上のエラーを訂正する。 - 特許庁 - A magnetic tape discriminating circuit 14 for discriminating the kind of magnetic tape and a control signal producing circuit 12 for producing a control signal to control a gain of a reproduction amplifier circuit 501 are furnished at the device fixing side, and a decoder circuit 6 for discriminating the control signal transmitted from the control signal producing circuit 12 is furnished on a rotary drum.
磁気テープの種類を判別する磁気テープ判別回路１４と、再生増幅回路５０１の利得を制御するための制御信号を生成する制御信号生成回路１２とを装置固定側に備え、制御信号生成回路１２から伝送された制御信号の識別を行うデコーダ回路６を回転ドラム上に備える。 - 特許庁 - This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.
組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁 - A command register 15 and a command decoder 16 are built in a memory control circuit 3 and erasing operation, 1st writing operation and 2nd writing operation are allowed to be controlled by each command from a CPU 1 and each operation is performed independently, so that the conventional reading operation of recall 1 and recall 2 is removed and a flag circuit is removed from a buffer circuit.
メモリ制御回路３内にコマンドレジスタ１５とコマンドデコーダ１６を設け、消去動作、第１の書込動作、第２の書込動作をＣＰＵ１からのコマンドによって制御可能とすることにより、各々の動作を独立して制御することより、従来のリコール１、リコール２の読み出し動作をなくし、また、バッファ回路に設けられたフラグ回路を除去した。 - 特許庁 - The image reproduction device 1000 is provided with a decoder 100 to decode an MPEG video, a display circuit 300, a special reproduction designation section 400 to designate it that a reproduced processing is displayed at a higher or lower speed than the speed in a usual reproduction mode (special reproduction mode), and a control section 500 that adjusts a reproduction speed in the special reproduction mode.
画像再生装置１０００は、ＭＰＥＧビデオを復号するためのデコーダ１００と、表示回路３００と、通常再生モードよりも高速／または低速な再生表示を行なうこと（特殊再生モード）を指定するための特殊再生指定部４００と、特殊再生モードにおける再生速度を調整するための制御部５００とを備える。 - 特許庁 - The error correction decoder comprises a demultiplexer receiving data and demultiplexing the received data into first and second data sets, first and second buffers individually holding the first and second data sets, an error detector, an error corrector, and a multiplexer multiplexing the first and second data sets to provide the multiplexed data to the error corrector.
エラー訂正デコーダは、データを受信し、該受信されたデータを第１及び第２データセットにデマルチプレクシングするデマルチプレクサと、それぞれが、第１及び第２データセットを保存する第１及び第２バッファと、エラー検出器と、エラー訂正器と、第１及び第２データセットをマルチプレクシングし、該マルチプレクシングされたデータをエラー訂正器に提供するマルチプレクサと、を含む。 - 特許庁 - An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.
ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁 - In response to the detection by the card detector 28 that the IC card 41 is loaded in the broadcast receiver 100, the logic channel of program broadcast to be extracted by a tuner 16, a digital demodulator 18 and an MPEG decoder 22 is designated as a predetermined logic channel corresponding to a scrambled broadcast program indicated by information stored in a memory 10B.
放送受信装置１００にＩＣカード４１が装着されたことをカードディテクタ２８が検出したことに応じて、チューナ１６、デジタル復調器１８およびＭＰＥＧデコーダ２２が抽出するべき番組放送の論理チャンネルを、メモリ１０Ｂに格納された情報が指すスクランブルがされた放送番組に対応する所定の論理チャンネルに指定する。 - 特許庁 - The decoder has a decompression section 24 for dividing every n pixels (n is a positive integer of 2 or more) of a line of image data in the main scanning direction into a block and decompressing compressed pixel data created by compressing every block of pixel data, and a switching section 25 for making data holding sections 26a and 26b hold a line of decompressed pixel data alternately.
画像データの主走査方向の１ラインを連続したｎ（ｎは２以上の正整数）画素毎にブロック分割し、その分割したブロック毎に圧縮して生成された圧縮画素データを伸張する伸張部２４と、伸張された１ライン分の画素データをデータ保持部２６ａ，２６ｂに交互に保持させる切替部２５を有する。 - 特許庁 - When the carrying of the optical pickup by seeking is finished, a control section of the disk device obtains a difference (hereinafter called a positional deviation) between a current address supplied from a decoder and a target address received from a host computer at the star of the seeking and compares the obtained positional deviation with a permissible positional deviation Δ set in advance to the disk device (step S5).
ディスク装置の制御部は、シーク動作による光ピックアップの移送が終了すると、デコーダから供給される現アドレスと、シーク動作開始時にホストコンピュータから受け取った目標アドレスとの差分（以下、位置ずれ量という）を求め、求めた位置ずれ量と予めディスク装置に設定されている位置ずれ許容量Δとを比較する（ステップＳ５）。 - 特許庁 - A mixed LSI40 comprises an FeRAM cell array 44, a cell operation circuit part 45, which provided in the peripheral region of the FeRAM cell array, comprises at least a sense amplifier circuit and a decoder circuit, and a logic part 42 which performs a prescribed calculation and input/output processings, in cooperation with the FeRAM cell array and cell operation circuit part.
本混載ＬＳＩ４０は、ＦｅＲＡＭセルアレイ４４と、ＦｅＲＡＭセルアレイの周辺領域に設けられ、少なくともセンスアンプ回路及びデコーダ回路を備えたセル動作回路部４５と、ＦｅＲＡＭセルアレイ及びセル動作回路部と協動して所定の演算処理及び入出力処理を行うロジック部４２とを混載した、混載ＬＳＩ半導体装置である。 - 特許庁 - When an instruction of simultaneously conducting recording and reproduction is inputted to the data stream recording and reproducing device 1 from a remote control 60, a CPU 10 firstly assures a reproduction position, and sends the reproduction data recorded on a RAM 30 to a decoder 40 when the reproduction position is indicated, namely, when an instruction of reproducing a live video is inputted.
データストリーム記録再生装置１では、リモコン６０から記録と再生を同時に行なう旨の指示が入力されると、ＣＰＵ１０は、まず、再生位置を確認し、再生位置が現在である場合、つまり、ライブ映像を再生する旨の指示が入力された場合には、ＲＡＭ３０に記録されているデータを再生用としてデコーダ４０に送る。 - 特許庁 - In the case of recording the contents displayed on the display apparatus 121, a frame detection section 122 detects MPEG frames processed by the MPEG decoder 118, frames equivalent to the detected frames are specified from contents data stored in the video recording control buffer 109 and data from the specified frames are recorded in a data storage medium.
ディスプレイ１２１で表示されているコンテンツを記録する場合に、ＭＰＥＧデコーダ１１８で処理されているＭＰＥＧのフレームをフレーム検出部１２２で検出し、録画制御バッファ１０９で保存されているコンテンツデータから、検出されたフレーと同等のフレームを特定し、特定したフレームからデータ蓄積メディアに記録するように構成した。 - 特許庁 - To provide a receiver and a wireless communication system in which good error correction capability can be exhibited even if the likelihood criteria in the same error correction demodulation unit are different because the likelihood is altered depending on its received field strength and iterative decoding is performed using likelihood information effective for an error correction iterative decoder.
同一の誤り訂正復号単位内にある信号の尤度判定基準が異なっていても、その受信電界強度に応じて尤度を変更し誤り訂正反復復号器に有効な尤度情報を用いて反復復号がなされるため、良好な誤り訂正能力を発揮することができる受信装置及び無線通信システムを提供すること。 - 特許庁 - To provide a multimedia data editing device which can edit data decoded by an old decoder, remove unnecessary audio data, create encoded audio data corresponding to editing point of image and synchronize image and audio data even if new encoded data is created by editing.
編集を行って新たな符号化データを作成した場合であっても、従来の復号装置を用いて復号可能なデータ編集を行うことができるとともに、不要な音声を削除し、画像編集点に合致した音声符号化データを作成し、画像データと音声データの同期を取ることができるマルチメディアデータ編集装置を提供する。 - 特許庁 - The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.
同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁 - A bit stream analysis unit 32 analyzes a bit stream acquired by a bit stream acquisition unit 31, generates an index file by analyzing results of processes executed by an encoder 36 and a proxy file storage unit 37, supplies the index file to an index file storage unit 33 for storage and further supplies an I picture and a P picture to a decoder 34.
ビットストリーム解析部３２は、ビットストリーム取得部３１により取得されたビットストリームを解析するとともに、エンコーダ３６、および、プロクシファイル記憶部３７により実行される処理の結果を解析し、インデックスファイルを生成し、インデックスファイル記憶部３３に供給して記憶させ、更に、ＩピクチャおよびＰピクチャを、デコーダ３４に供給する。 - 特許庁 - A flattening conversion pattern, i.e. a pixel value pattern before encoding a flat region where all pixel values in a region are equalized after being encoded and decoded, is encoded by an irreversible encoding system, the decoded flat value is specified transparent on the decoder side, and a region rendered transparent after decoding is filled with a flatting conversion pattern before encoding.
符号化し復号されたときの領域の画素値がすべて同じになる平坦領域の符号化前の画素値パターンである平坦化変換パターンを非可逆符号化方式で符号化し、復号後の前記平坦値をデコーダ側で透明に指定するとともに、復号後透明にしたい領域を符号化前に、前記平坦化変換パターンで埋める。 - 特許庁 - In an instruction sequence supplied from an instruction cache 108, an instruction invalidating circuit 109 replaces an instruction not using the floating-point arithmetic unit with an invalid instruction, then the invalid instruction is held by a floating-point instruction register 111 and supplied to a floating-point decoder 119 in the floating-point arithmetic unit.
命令キャッシュ１０８から供給される命令列において、命令無効化回路１０９で浮動小数点演算ユニットを使用しない命令を無効命令に置き換え、その無効命令を浮動小数点命令レジスタ１１１に保持し、浮動小数点演算ユニット内の浮動小数点デコーダ１１９に供給するように構成される。 - 特許庁 - In a soft output decoding circuit of an element decoder, a correction term calculating circuit 247 in a circuit for calculating a logarithmic likelihood Iα, Iβ comprises a circuit 253 generating a control circuit for selection which is required for calculating a correction term in log-sum correction.
要素復号器における軟出力復号回路において、対数尤度Ｉα，Ｉβを算出するＩα算出回路及びＩβ算出回路における補正項算出回路２４７は、ｌｏｇ−ｓｕｍ補正における補正項を算出するために必要となる選択用の制御信号を生成する選択用制御信号生成回路２５３を有する。 - 特許庁 - To quickly restore a failure of an displayed image to a normal image, suppressing propagation of an error inherent to MPEG2 method to the minimum without using a high capacity of buffer and without impairing real time properties even when an unavoidable decoding error such as a failure of the displayed image at an image decoder side.
画像復号化装置側で表示画像を破綻してしまうような回避できない復号化エラーが発生した場合でも、大容量の画像バッファメモリを使用せずに、またリアルタイム性を損なうことなく、ＭＰＥＧ２方式特有のエラー伝播を最小限にとどめ、表示画像の破綻から、迅速に正常な画像に復帰することができる。 - 特許庁 - The difference detection camera comprises an MCU decoder 7 for acquiring a 0-th order DCT coefficient, a first-order DCT coefficient and a second-order DCT coefficient among DCT(discrete cosine transform) coefficients of a reference picture (Fig. 7) for comparison and real time picture (Fig. 8), and an information comparator 14 for comparing the acquired DCT coefficients each other to detect the difference.
比較すべき基準画像（図７）、及びリアルタイム画像（図８）の各ＤＣＴ（離散コサイン変換）係数中の０次ＤＣＴ係数、１次ＤＣＴ係数、及び２次ＤＣＴ係数をそれぞれ取得するＭＣＵ復号部７と、上記の取得した各ＤＣＴ係数同士を比較して差分検出を行う情報比較部１４とを備えた構成とする。 - 特許庁 - At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.
データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁 - A deinterleaver 204 deinterleaves the information -L1, and an SISO decoder 205 and a subtracter 206 performs the SISO decoding operations by means of the signal X, a receiving signal Y1 of the redundant bit obtained by coding the transmitting information and the deinterleaved redundancy information L1 to output the decoding information and to calculate the redundancy information L2.
デインターリーバ２０４にて尤度情報~Ｌ１をデインタリーブし、ＳＩＳＯ復号器２０５及び減算器２０６にて、受信信号Ｘ、伝送情報を符号化した冗長ビットの受信信号Ｙ１及びデインタリーブ後の尤度情報Ｌ１とを用いて軟入力／軟出力復号を行い復号情報を出力し、尤度情報Ｌ２を算出する。 - 特許庁 - In expressing a reception value and message at a low bit number in a decoder for decoding codes, the section 70 optimizes and calculates the degree sequence so that an error probability after decoding becomes the smallest for the dispersion of provided noise or so that the dispersion of noise becomes the largest for the provided decoded error probability after decoding.
ディグリー・シーケンス算出部７０は、符号の復号を行う復号装置にて受信値及びメッセージを低ビット数で表現する際に、与えられた雑音の分散に対して復号後の誤り確率が最小となるように、または、与えられた復号後の誤り確率に対して雑音の分散が最大となるように、ディグリー・シーケンスを最適化して算出する。 - 特許庁 - A decoder 20 includes a vector decoding means 108 for decoding the coded distortion vector data to obtain the distortion vector, a distortion background image generation means 109 for generating a distortion background image having a predetermined distortion to the background image, and an image referring/ decoding means 111 for decoding the image data by referring to the distortion background image.
複合器２０は，符号化された歪みベクトルデータを復号して歪みベクトルを得るベクトル復号手段１０８と，背景画像に対して所定の歪みを持った歪み背景画像を生成する歪み背景画像生成手段１０９と，歪み背景画像を参照して，画像データを復号する画像参照復号手段１１１を含む。 - 特許庁 - In the case that a video decoder 27 starts a decoding of a next frame, simple decoding processings (omission of color difference processing, omission of AC component processing of luminance, omission of DC component processing of luminance or the like) are conducted as for a part of the next frame when the number of not-yet displayed frame in frame buffers 28 to 31 is 2 sheets or less.
ビデオ・デコーダ２７が次フレームのデコードを開始する際に、フレーム・バッファ２８〜３１内の未表示フレーム数が２枚未満のときは、次フレームの一部分については、通常デコード処理を簡略化した簡易デコード処理（色差処理の省略、輝度のＡＣ成分処理の省略、輝度のＤＣ成分処理の省略など）を行う。 - 特許庁 - In the DSP 10, an operation, that audio data which are five times compressed are read out of a disk 20 for ten seconds and are stored in a DRAM 12 and simultaneously the audio data which are stored in the DRAM 12 are decoded into one time rate of audio data by controlling a decoder 13 to output them for fifty seconds via a DAC 14 or the like, is repeated.
ＤＳＰ１０は、５倍圧縮されたオーディオデータをディスク２０から１０秒間読み出してＤＲＡＭ１２に記憶するのと並行して、デコーダ１３を制御してＤＲＡＭ１２に記憶されたオーディオデータを１倍のレートのオーディオデータにデコードしてＤＡＣ１４等を介して５０秒間出力するという動作を繰り返し行う。 - 特許庁 - The decoder can avoid the occurrence of an unexpected defect through carelessness at the time of transferring data by setting the clock used at the time of transferring a transport stream from external equipment received by means of a digital interface means 20 to a decoding means 14 at the clock speed corresponding to such a transport stream that can be inputted through the interface means 20 and has the most fast transmission speed.
ディジタルインターフェース手段２０で受信した外部機器からのトランスポートストリームを復号処理手段１４に転送する際に用いられるクロックを、ディジタルインターフェイス手段２０を介して入力可能な最も伝送速度の速いトランスポートストリームに対応したクロックスピードに設定することにより、データの転送取りこぼしを回避し得る。 - 特許庁 - A visual buffer MPEG decoder has a plurality of buffers (30, 50) that store coded video data denoting an image of respective video programs transmitted through a plurality of video channels, and the one buffer stores coded video data sufficiently to prevent an underflow state after switching to decode the program sent through the one video channel.
複数のビデオ・チャネル上で搬送されるそれぞれのビデオ・プログラムの画像を表す符号化ビデオ・データを格納する複数のバッファ（３０、５０）を有し、一個のビデオ・チャネルに対応する一個のバッファは、一個のビデオ・チャネル上で搬送されるプログラムを復号するためのスイッチング後のアンダー・フロー状態を防ぐのに十分な符号化ビデオ・データを格納する。 - 特許庁 - Thus, the degree of noncoincidence in the internal signals generated by a concealment processing in an encoder and a decoder is reduced, so that deterioration in sound quality is reduced in decoding the packet after the concealment processing.
この際更新回路40は、復号回路30で生成された隠蔽音声が本来の音声から大きくずれていないと見なして、この隠蔽音声を用いて更新バッファ回路38の前記内部信号を更新することより、符号化装置側と復号装置側の間で隠蔽処理によって生じる内部信号の不一致の程度を低減し、隠蔽処理した後のパケットの復号における音質劣化を低減する。 - 特許庁 - This decoder is provided with an error buffer 19b for storing error information indicating a region for storing image data of the macroblocks which are not decoded due to an error in a video buffer 19a, and a filter 21 for smoothing image data in a prescribed region including the macroblocks corresponding to the error information stored in the buffer 19b out of the image data stored in the buffer 19a.
エラーに起因して正常に復号されなかったマクロブロックの画像データがビデオバッファ１９ａにおいて記憶される領域を示すエラー情報を記憶するエラーバッファ１９ｂと、ビデオバッファ１９ａに記憶された画像データのうち、エラーバッファ１９ｂにより記憶されたエラー情報に対応するマクロブロックを含んだ所定の領域の画像データを平滑化するフィルタ２１とを備える。 - 特許庁 - To provide an error concealment method capable of reducing an arithmetic amount to estimate a motion vector, acquiring an accurate motion vector even in the presence of a high error rate, and employing an electronic watermark of a moving picture, the lower limit of the accuracy of which is almost equivalent to the accuracy of a conventional technology and taking into account to have the upper compatibility with a conventional decoder.
動きベクトルを推定するための演算量を低減でき、高い誤り率の場合においても、正確な動きベクトルを獲得することを可能にし、また、従来の技術における精度をほぼ下限とし、更に、汎用のデコーダと上位互換性を持つように配慮された動画像の電子透かしを用いたエラー隠蔽方法を提供することを課題とする。 - 特許庁 - A servo controller decoder 204 obtains bit rate information from compressed digital data recorded in a disk 100, specifies a reproduction starting position based on the obtained bit rate information and currently reproduced reproduction time information obtained by a microcomputer 203, and repeat an operation to read the compressed digital data of the disk from the specified reproduction position for reproduction for every unit time.
サーボコントローラ・デコーダ２０４は、ディスク１００上に記録されたデジタル圧縮データ内のビットレート情報を取得し、取得したビットレート情報とマイクロコンピュータ２０３が取得した再生動作中の現在の再生時間情報とに基づいて再生開始位置を特定し、特定した再生開始位置からディスク上のデジタル圧縮データを読み出して再生する動作を単位時間毎に繰り返す。 - 特許庁
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