「Decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 132 133 134 135 136 137 138 139 140 141 142 次へ＞- A tilt detection section 34 is provided between the RF equalizer 32 of the DSP block 4 and a decoder 35 for decoding a component separated frome the RFPLL circuit 31, the section 34 performing filtering for returning a gain characteristic, phase characteristic and the like by electrically processing deterioration in property of an optical transmission function OTF of the reproduced RF signal.
そして、ＤＳＰブロック４のＲＦイコライザ３２及びＲＦＰＬＬ回路３１と分離した成分を復号する復号器３５との間に、再生されたＲＦ信号の光学伝達関数ＯＴＦの特性劣化を電気的に処理してゲイン特性、位相特性等を正常な特性に戻すフィルタ処理が行われるチルト検出部３４を設ける。 - 特許庁 - The audio decoder section 4b is prepared, in parallel, with an audio packet extraction section 43 which extracts audio packets constitute audio data to the input b of the sector data from an external memory 5 connected to the front end processor section 4a, a supplementary packet extraction section 48 which extracts the supplementary packets consisting of supplementary data and a frame information extraction section 52.
オーディオデコーダー部４ｂは、フロントエンドプロセッサ部４ａに接続された外部メモリ５からのセクターデータの入力ｂに対してオーディオデータよりなるオーディオパケットAudio Packetを抽出するオーディオパケット抽出部４３と、サプリメンタリーデータよりなるサプリメンタリーパケットSupplementary Packetを抽出するサプリメンタリーパケット抽出部４８と、フレーム情報抽出部５２を並列に用意する。 - 特許庁 - Even if output from a row decoder is low voltage, a transistor size ratio of N/P is kept small by transiting a level of the word driver by changing voltage of a word driver P channel control signal LP connected to a P channel transistor 6001 without changing size of the P channel transistor 6001 and a N channel transistor 6002.
ロウデコーダからの出力が低電圧であっても、Ｐチャネルトランジスタ６００１やＮチャネルトランジスタ６００２のサイズを変えることなく、Ｐチャネルトランジスタ６００１に接続されたワードドライバＰチャネル制御信号ＬＰの電圧を変更することでワードドライバレベル遷移が可能となることにより、Ｎ／Ｐのトランジスタサイズ比が小さい状態を維持する。 - 特許庁 - The signal encoder 10 also adaptively determines a turnaround frequency f_a, a shift frequency f_sh, or tone noise information (r) to be used in generation of a high frequency signal in a decoder side, uses these information as high frequency signal generation information, and inserts it in the output code string together with high frequency spectrum envelope information.
また、信号符号化装置１０は、復号側での高域信号の生成に用いられる折り返し周波数ｆ_ａ又はシフト周波数ｆ_ｓｈ、或いはトーンノイズ合成情報ｒを適応的に決定し、これらの情報を高域信号生成情報として、高域スペクトル包絡情報と共に出力する符号列に含める。 - 特許庁 - A word line control part 52 and a source line control line 53 includes a decoder circuit for selecting a specific cell in accordance with an address inputted at the time of reading and writing and are for providing the selected cell with a prescribed voltage, and a reading voltage generating part 51 is for generating lots of reading voltages at the time of reading.
ワードライン制御部５２及びソースライン制御部５３は、読出し／書き込み動作時入力されたアドレスに応じて特定セルを選択するデコーダ回路を含んで、選択されたセルに所定の電圧を提供するためのもので、読出し電圧発生部５１は、読出し動作時多数の読出し電圧を発生させるためのものである。 - 特許庁 - The liquid crystal driver device and the liquid crystal display device are constituted so as to reduce the vertical size of an area occupied by gradations voltage signal lines by sharing redundant MOS transistors and wiring between adjoining gradation voltage signal lines, in decoding areas of higher order bits A, B except a lower order bit C in a decoder part 20 corresponding to a truth table.
真理値表に対応するデコーダ部２０の最下位ビットＣを除く上位ビットＡ，Ｂのデコード領域において、隣接する階調電圧信号線の間の冗長なＭＯＳトランジスタ及び配線を共通化させた構成により、階調電圧信号線の占める領域の縦方向のサイズを縮小させる液晶ドライバ装置及び液晶表示装置。 - 特許庁 - This decoder is configured as a combination of a plurality P of discrimination means 11-1 to 11-P which are individually provided with a plurality P of different values belonging to a specified range, discriminate whether the values belong to a common particular range that corresponds to all or a portion of the specified range and decode the particular range as a result of the discrimination.
規定の値域に属する複数Ｐの異なる値が個別に与えられ、この規定の値域の全てまたは一部に該当する共通の特定の値域にその値が属するか否かを判別し、その判別の結果としてこの特定の値域をデコードする複数Ｐの判別手段１１−１〜１１−Ｐの組み合わせとして構成される。 - 特許庁 - The micro-processor provided with a RAM 100 for storing instruction streams and a specific register 101 for storing the operation code(OC) of a restricted instruction decodes a restricted conditional branch instruction, and when detecting that the branch prediction fails, supplies the OC of the instruction to be executed next from a register 101 and an operand from the RAM 100 to the decoder.
命令列を格納するＲＡＭ１００と、制限された命令のオペコードを格納する特殊レジスタ１０１とを備え、制限付条件分岐命令をデコードし、分岐予測が外れたことを検出した場合、次に実行される命令のオペコードを特殊レジスタ１０１から、オペランドをＲＡＭ１００からデコーダへ供給する。 - 特許庁 - When the video signals encoded by encoding methods for TV broadcasting are input to the control circuit of the display, in each of the programmable logic ICs 31 and 32, a decoder circuit 53a for the video signals and a driver control circuit 62a for driving the display by impulse driving are formed by one of program sets stored in accordance with the individual coding methods.
テレビジョン放送用の符号化方法で符号化された映像信号が入力される場合、各プログラマブルロジックＩＣ３１・３２には、各符号化方法に対応して記憶されたプログラムセットのうちの１つによって、当該映像信号のデコーダ回路５３ａと、インパルス駆動によってディスプレイを駆動するドライバ制御回路６２ａとが形成される。 - 特許庁 - The decoder separates the sector data and the first RS parity for cyclic hamming coding, and aligns this parities and corrects the one-bit errors of the parity by Reed-Solomon decoding by the second RS parity, then corrects the one-bit error by cyclic hamming decryption, and further corrects the errors of 2 bits or more by Reed-Solomon decoding by the first RS parity.
復号器は、セクタデータと第１ＲＳパリティをｎ分割して巡回ハミング符号化し、このパリティを整列して第２ＲＳパリティによるリードソロモン復号でパリティの１ビットエラーを訂正した後に巡回ハミング復号により１ビットエラーを訂正し、更に第１ＲＳパリティによるリードソロモン復号により２ビット以上のエラーを訂正する。 - 特許庁 - A semiconductor storage device which operates using a first and second power supply voltages is equipped with; a memory cell MC which is supplied with the first power supply voltage; a wordline WL connected to the memory cell MC; and a decoder 15 which controls selection/non-selection of the wordline WL based on an address signal which has the second power supply voltage.
第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、第１の電源電圧が供給されるメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、第２の電源電圧を有するアドレス信号に基づいて、ワード線ＷＬの選択／非選択を制御するデコーダ１５とを具備する。 - 特許庁 - In the microcomputer 100 in the electronic control unit, a memory 17 storing predetermined fixed data is provided, and the fixed data stored by the memory 17 are read instead of data read from a RAM 112 and are used for calculation when the error is detected about the data read from the RAM 112 by a decoder 14.
電子制御装置におけるマイクロコンピュータ１００では、予め定められた固定データを記憶するメモリ１７が設けられ、ＲＡＭ１１２から読み出されたデータについてデコーダ１４によって誤りが検出された場合は、ＲＡＭ１１２から読み出されたデータに代え、メモリ１７が記憶する固定データが読み出されて演算に使用される。 - 特許庁 - The present invention, relating to a moving image decoder for decoding moving image data, comprises a moving image decoding section for performing decoding for a first field to be displayed, when decoding a prescribed frame constituting the moving image data, to generate a decoded image of the first field, and to omit decoding for a second field which are not the object of display.
動画像データをデコードする動画像復号器であって、前記動画像データを構成する所定のフレームをデコードする場合、表示対象となる第１フィールドについてはデコードを行い、前記第１フィールドの復号画像を生成し、表示対象とならない第２フィールドについてはデコードを省略する動画像復号部を備える動画像復号器。 - 特許庁 - By transferring encoded parameter data which are used for decoding in a decoder 1, to an encoder 2 before decoded digital video data, in the case of re-encoding in the encoder 2, the encoding processing of the inputted digital video data, can be started in the order of inputting so that time for re-encoding processing can be shortened.
復号化装置１で復号した際に使用した符号化パラメータデータを復号したデジタルビデオデータより先に符号化装置２に転送しておくことにより、符号化装置２で再符号化する再に、入力されたデジタルビデオデータは、入力した順に符号化処理を開始することができるので、再符号化処理の時間を短縮することができる。 - 特許庁 - An instruction input into a decoder 3a has a description of information for specifying registers in a reader 61, an integer adder 67 and the like as a source and a destination, and information for specifying a transferred immediate value, and a bus master 3 thereby controls transfer motion between the registers in the reader 61, the integer adder 67 and the like.
デコーダ３ａに入力される命令は、読み出し器６１や整数加算器６７等の具備するレジスタを、転送元および転送先として指定する情報と、転送する即値を指定する情報とが記述され、これによりバスマスタ３は、読み出し器６１や整数加算器６７等の具備するレジスタ間の転送動作を制御する。 - 特許庁 - The method comprises the steps of: receiving digital video data; parsing the digital video data to identify macroblocks included in the digital video data; discarding from the digital video data those macroblocks 315 which are not associated with a picture region that substantially corresponds to one of a safe-title picture region and safe-action picture region; and storing the digital video data in a decoder input buffer.
デジタルビデオデータを受取るステップ、デジタルビデオデータに含まれるマクロブロックを識別するようにデジタルビデオデータを分析するステップ、セーフタイトルのピクチャ領域とセーフアクションのピクチャ領域の１つに実質的に該当するピクチャ領域に関連しないマクロブロックをデジタルビデオデータから切捨てるステップ、及びデジタルビデオデータをデコーダの入力バッファへ格納するステップ、を含む。 - 特許庁 - To provide a decoding device for which cost reduction is carried out by suppressing the maximum amount of data transfer that is needed when a video decoder performs decoding processing, per unit time duration from a memory, and which is capable of obtaining responses that are superior with respect to events from the outside, such as user operation, even if it shares memory with modules, such as CPU.
ビデオデコーダが復号処理を行う際に必要となるメモリからの単位時間当たりのデータ転送量の最大値を抑えることで、低コスト化された復号装置、および、メモリをＣＰＵ等のモジュールと共有していても、ユーザ操作などの外部からのイベントに対して優れた応答性を得ることができる復号装置を提供すること。 - 特許庁 - A time division demultiplexer 12 demultiplexes a broadcast signal demodulated by a tuning demodulator 11 in time series and outputs the demultiplexed signal by each program, an MPEG decoder 21 extracts a decoded digital signal from this output and a color dynamic image is demultiplexed with the quality, in compliance with the MPEG2 system and outputted externally from a video audio data output terminal 14.
同調復調器１１で復調された放送信号は、時分割分離器１２により時系列に分離してプログラム毎に出力し、この出力からＭＰＥＧ２復号器２１が復号したデジタル信号を取り出し、カラー動画像はＭＰＥＧ２方式の品質で分離され映像音声データ出力端子１４から外部へ出力される。 - 特許庁 - A CPU 1-10 analyzes a frequency with respect to the decoded sound data during the reception of the digital TV broadcasting, determines whether or not the content rate of a high frequency component is ≥ a prescribed threshold, and stops the operation of the SBR decoder 1-2-2 when the content rate of the high frequency component in the decoded sound data is smaller than the threshold.
ＣＰＵ１−１０は、デジタルテレビ放送の受信中、デコードされた音声データに対して周波数解析を行い、高周波成分の含有率が所定の閾値以上であるか否かを判断し、デコードされた音声データの高周波成分の含有率が閾値より小さい場合には、ＳＢＲデコーダ１−２−２の動作を停止する。 - 特許庁 - When comparison and collation result of the comparison circuit 26 indicates that the pixel address signal is identical to the address information of the pixel driving element 11, the pixel driving element 11 drives pixels in accordance with the timing of the luminance signal read from the storage circuit 27 on the basis of the pixel driving timing signal separated by the decoder 21.
画素駆動素子１１は、比較回路２６による比較照合結果が、画素アドレス信号と当該画素駆動素子１１のアドレス情報とが同一である旨を示す場合に、デコーダ２１によって分離された画素駆動タイミング信号に基づいて、記憶回路２７から読み出された輝度信号のタイミングを合わせて画素を駆動する。 - 特許庁 - The decoder 16 is provided with a common buffer for storing received image data at least for an I picture period in order to redistribute the received image data to a plurality of clients having different execution transmission speeds, wherein the received image data are redistributed to each client so as to skip encoded video data older than the received latest I picture basically in sequential reading.
実行伝送速度の異なる複数のクライアントへ再配信を行なうため、受信した画像データを少なくともＩピクチャ周期分格納する共通バッファを備え、各クライアントに対しては、順次読み出しを原則とし、受信した最新Ｉピクチャより古い符号化映像データをスキップする様態で再配信を行なう。 - 特許庁 - Three signal lines, that is, a signal line 25 for a transmission clock CLK for synchronizing data transmission, a signal line 26 for actual serial data DS to be transmitted, and a signal line 27 for a start pulse FSP indicating start to the frame of the actual data are arranged between an MPEG video decoder 21a and a display controller 22.
ＭＰＥＧビデオデコーダ２１ａからディスプレイコントローラ２２には、データ伝送用に同期をとらせるための伝送クロックＣＬＫ用の信号線２５と、伝送の対象となるシリアルの実データＤＳ用の信号線２６と、実データのフレームに対してスタートを示すスタートパルスＦＳＰ用の信号線２７の計３本の信号線を設けている。 - 特許庁 - An address terminal ADR is connected to column selection lines CSL of first and second groups G1 and G2 through first and second address paths made up with first and second lines L1 and L2 and first and second decoder circuits DEC1 and DECK.
集積メモリは、アドレス端子を介して第１の群の第１の選択線と接続されていて、相応に第１の線と第１のデコーダ回路とを有している第１のアドレス経路と、アドレス端子を介して第２の群の第１の選択線と接続されていて、相応に第２の線と第２のデコーダ回路とを有している第２のアドレス経路とを有している。 - 特許庁 - A decoder 6 applies bit plane swapping to the vertical line of the embedded coding data and rotation processing to the data to decode image data where the horizontal line and the vertical line are rotated and applies rotation processing to the vertical line and the horizontal line of the image data to decode the original image data and the embedded data having been embedded to the original image data.
復元器６は、埋め込み符号化データの垂直ラインをビットプレーンスワップするとともに、ローテーションすることにより、水平ラインと垂直ラインがローテーションされた画像データを復元し、さらに、その画像データの垂直ラインと水平ラインをローテーションすることで、元の画像データと、そこに埋め込まれていた被埋め込みデータを復元する。 - 特許庁 - This optical disk device is provided with a rotation driving mechanism for mounting the optical disk to rotate it, an optical head furnished with an objecitve lens, actuator, laser diode and split photodiode 6, an optical head moving mechanism, a control means 9, an RF amplifier IC 40, a servo processor 51, a decoder, a memory, and a casing for housing these components.
本発明の光ディスク装置は、光ディスクを装着して回転させる回転駆動機構と、対物レンズ、アクチュエータ、レーザダイオードおよび分割フォトダイオード６を備えた光学ヘッドと、光学ヘッド移動機構と、制御手段９と、ＲＦアンプＩＣ４０と、サーボプロセッサ５１と、デコーダと、メモリーと、これらを収納するケーシングとを有している。 - 特許庁 - At the time of judging that the output format setting of a D terminal 28 is switched to a D4 terminal on the basis of a signal from an input 25, a microcomputer (MC) 24 decides whether the input signal format of a video signal is 750p or not on the basis of the input signal format of the video signal inputted by a decoder 23.
マイコン２４は、入力部２５からの信号に基づいて、Ｄ端子２８の出力フォーマット設定がＤ４端子に切り換わったと判断した場合、デコーダ部２３により入力された映像信号に対する入力の信号フォーマットの情報に基づいて、映像信号の入力の信号フォーマットが750pであるか否かを判断する。 - 特許庁 - A communication device includes a light receiving unit which receives a light beam carrying information, a decoder which reads the information from the light beam, a retroreflector which reflects the light beam, and a response pattern forming unit which determines a response pattern based on the information and forms the response pattern by interrupting a portion of reflected light from the retroreflector.
通信装置は、情報を搬送する光線を受光する受光部と、光線から情報を読み取るデコード部と、光線を反射する再帰性反射体と、情報に基づいて応答パターンを決定し、再帰性反射体による反射光の一部を遮ることによって応答パターンを形成する応答パターン形成部とを備える。 - 特許庁 - A data transfer circuit 30 is configured by an SRAM (Static Random Access Memory) 304 for once storing the data transferred from the CPU, a bus switch 302 for disconnecting the SRAM 304 from a bus 11 after the data is stored into the SRAM 304, and a logic circuit 306 for reading the data out of the SRAM 304 and for supplying the data to a decoder 32.
ＣＰＵから転送されたデータを一旦格納するためのＳＲＡＭ３０４と、ＳＲＡＭ３０４にデータが格納された後、当該ＳＲＡＭ３０４をバス１１から切り離すバススイッチ３０２と、ＳＲＡＭ３０４からデータを読み出して、デコーダ３２に供給するロジック回路３０６とによって、データ転送回路３０を構成する。 - 特許庁 - In an instruction sequence supplied from an instruction cache 108, an instruction invalidating circuit 109 replaces an instruction not using the floating-point arithmetic unit with an invalid instruction, then the invalid instruction is held by a floating-point instruction register 111 and supplied to a floating-point decoder 119 in the floating-point arithmetic unit.
命令キャッシュ１０８から供給される命令列において、命令無効化回路１０９で浮動小数点演算ユニットを使用しない命令を無効命令に置き換え、その無効命令を浮動小数点命令レジスタ１１１に保持し、浮動小数点演算ユニット内の浮動小数点デコーダ１１９に供給するように構成される。 - 特許庁 - To provide a receiver and a wireless communication system in which good error correction capability can be exhibited even if the likelihood criteria in the same error correction demodulation unit are different because the likelihood is altered depending on its received field strength and iterative decoding is performed using likelihood information effective for an error correction iterative decoder.
同一の誤り訂正復号単位内にある信号の尤度判定基準が異なっていても、その受信電界強度に応じて尤度を変更し誤り訂正反復復号器に有効な尤度情報を用いて反復復号がなされるため、良好な誤り訂正能力を発揮することができる受信装置及び無線通信システムを提供すること。 - 特許庁 - To provide a multimedia data editing device which can edit data decoded by an old decoder, remove unnecessary audio data, create encoded audio data corresponding to editing point of image and synchronize image and audio data even if new encoded data is created by editing.
編集を行って新たな符号化データを作成した場合であっても、従来の復号装置を用いて復号可能なデータ編集を行うことができるとともに、不要な音声を削除し、画像編集点に合致した音声符号化データを作成し、画像データと音声データの同期を取ることができるマルチメディアデータ編集装置を提供する。 - 特許庁 - The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.
同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁 - A bit stream analysis unit 32 analyzes a bit stream acquired by a bit stream acquisition unit 31, generates an index file by analyzing results of processes executed by an encoder 36 and a proxy file storage unit 37, supplies the index file to an index file storage unit 33 for storage and further supplies an I picture and a P picture to a decoder 34.
ビットストリーム解析部３２は、ビットストリーム取得部３１により取得されたビットストリームを解析するとともに、エンコーダ３６、および、プロクシファイル記憶部３７により実行される処理の結果を解析し、インデックスファイルを生成し、インデックスファイル記憶部３３に供給して記憶させ、更に、ＩピクチャおよびＰピクチャを、デコーダ３４に供給する。 - 特許庁 - A flattening conversion pattern, i.e. a pixel value pattern before encoding a flat region where all pixel values in a region are equalized after being encoded and decoded, is encoded by an irreversible encoding system, the decoded flat value is specified transparent on the decoder side, and a region rendered transparent after decoding is filled with a flatting conversion pattern before encoding.
符号化し復号されたときの領域の画素値がすべて同じになる平坦領域の符号化前の画素値パターンである平坦化変換パターンを非可逆符号化方式で符号化し、復号後の前記平坦値をデコーダ側で透明に指定するとともに、復号後透明にしたい領域を符号化前に、前記平坦化変換パターンで埋める。 - 特許庁 - In a soft output decoding circuit of an element decoder, a correction term calculating circuit 247 in a circuit for calculating a logarithmic likelihood Iα, Iβ comprises a circuit 253 generating a control circuit for selection which is required for calculating a correction term in log-sum correction.
要素復号器における軟出力復号回路において、対数尤度Ｉα，Ｉβを算出するＩα算出回路及びＩβ算出回路における補正項算出回路２４７は、ｌｏｇ−ｓｕｍ補正における補正項を算出するために必要となる選択用の制御信号を生成する選択用制御信号生成回路２５３を有する。 - 特許庁 - In the case of recording the contents displayed on the display apparatus 121, a frame detection section 122 detects MPEG frames processed by the MPEG decoder 118, frames equivalent to the detected frames are specified from contents data stored in the video recording control buffer 109 and data from the specified frames are recorded in a data storage medium.
ディスプレイ１２１で表示されているコンテンツを記録する場合に、ＭＰＥＧデコーダ１１８で処理されているＭＰＥＧのフレームをフレーム検出部１２２で検出し、録画制御バッファ１０９で保存されているコンテンツデータから、検出されたフレーと同等のフレームを特定し、特定したフレームからデータ蓄積メディアに記録するように構成した。 - 特許庁 - To quickly restore a failure of an displayed image to a normal image, suppressing propagation of an error inherent to MPEG2 method to the minimum without using a high capacity of buffer and without impairing real time properties even when an unavoidable decoding error such as a failure of the displayed image at an image decoder side.
画像復号化装置側で表示画像を破綻してしまうような回避できない復号化エラーが発生した場合でも、大容量の画像バッファメモリを使用せずに、またリアルタイム性を損なうことなく、ＭＰＥＧ２方式特有のエラー伝播を最小限にとどめ、表示画像の破綻から、迅速に正常な画像に復帰することができる。 - 特許庁 - The difference detection camera comprises an MCU decoder 7 for acquiring a 0-th order DCT coefficient, a first-order DCT coefficient and a second-order DCT coefficient among DCT(discrete cosine transform) coefficients of a reference picture (Fig. 7) for comparison and real time picture (Fig. 8), and an information comparator 14 for comparing the acquired DCT coefficients each other to detect the difference.
比較すべき基準画像（図７）、及びリアルタイム画像（図８）の各ＤＣＴ（離散コサイン変換）係数中の０次ＤＣＴ係数、１次ＤＣＴ係数、及び２次ＤＣＴ係数をそれぞれ取得するＭＣＵ復号部７と、上記の取得した各ＤＣＴ係数同士を比較して差分検出を行う情報比較部１４とを備えた構成とする。 - 特許庁 - At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.
データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁 - A deinterleaver 204 deinterleaves the information -L1, and an SISO decoder 205 and a subtracter 206 performs the SISO decoding operations by means of the signal X, a receiving signal Y1 of the redundant bit obtained by coding the transmitting information and the deinterleaved redundancy information L1 to output the decoding information and to calculate the redundancy information L2.
デインターリーバ２０４にて尤度情報~Ｌ１をデインタリーブし、ＳＩＳＯ復号器２０５及び減算器２０６にて、受信信号Ｘ、伝送情報を符号化した冗長ビットの受信信号Ｙ１及びデインタリーブ後の尤度情報Ｌ１とを用いて軟入力／軟出力復号を行い復号情報を出力し、尤度情報Ｌ２を算出する。 - 特許庁 - In expressing a reception value and message at a low bit number in a decoder for decoding codes, the section 70 optimizes and calculates the degree sequence so that an error probability after decoding becomes the smallest for the dispersion of provided noise or so that the dispersion of noise becomes the largest for the provided decoded error probability after decoding.
ディグリー・シーケンス算出部７０は、符号の復号を行う復号装置にて受信値及びメッセージを低ビット数で表現する際に、与えられた雑音の分散に対して復号後の誤り確率が最小となるように、または、与えられた復号後の誤り確率に対して雑音の分散が最大となるように、ディグリー・シーケンスを最適化して算出する。 - 特許庁 - A decoder 20 includes a vector decoding means 108 for decoding the coded distortion vector data to obtain the distortion vector, a distortion background image generation means 109 for generating a distortion background image having a predetermined distortion to the background image, and an image referring/ decoding means 111 for decoding the image data by referring to the distortion background image.
複合器２０は，符号化された歪みベクトルデータを復号して歪みベクトルを得るベクトル復号手段１０８と，背景画像に対して所定の歪みを持った歪み背景画像を生成する歪み背景画像生成手段１０９と，歪み背景画像を参照して，画像データを復号する画像参照復号手段１１１を含む。 - 特許庁 - In the case that a video decoder 27 starts a decoding of a next frame, simple decoding processings (omission of color difference processing, omission of AC component processing of luminance, omission of DC component processing of luminance or the like) are conducted as for a part of the next frame when the number of not-yet displayed frame in frame buffers 28 to 31 is 2 sheets or less.
ビデオ・デコーダ２７が次フレームのデコードを開始する際に、フレーム・バッファ２８〜３１内の未表示フレーム数が２枚未満のときは、次フレームの一部分については、通常デコード処理を簡略化した簡易デコード処理（色差処理の省略、輝度のＡＣ成分処理の省略、輝度のＤＣ成分処理の省略など）を行う。 - 特許庁 - In the DSP 10, an operation, that audio data which are five times compressed are read out of a disk 20 for ten seconds and are stored in a DRAM 12 and simultaneously the audio data which are stored in the DRAM 12 are decoded into one time rate of audio data by controlling a decoder 13 to output them for fifty seconds via a DAC 14 or the like, is repeated.
ＤＳＰ１０は、５倍圧縮されたオーディオデータをディスク２０から１０秒間読み出してＤＲＡＭ１２に記憶するのと並行して、デコーダ１３を制御してＤＲＡＭ１２に記憶されたオーディオデータを１倍のレートのオーディオデータにデコードしてＤＡＣ１４等を介して５０秒間出力するという動作を繰り返し行う。 - 特許庁 - The decoder can avoid the occurrence of an unexpected defect through carelessness at the time of transferring data by setting the clock used at the time of transferring a transport stream from external equipment received by means of a digital interface means 20 to a decoding means 14 at the clock speed corresponding to such a transport stream that can be inputted through the interface means 20 and has the most fast transmission speed.
ディジタルインターフェース手段２０で受信した外部機器からのトランスポートストリームを復号処理手段１４に転送する際に用いられるクロックを、ディジタルインターフェイス手段２０を介して入力可能な最も伝送速度の速いトランスポートストリームに対応したクロックスピードに設定することにより、データの転送取りこぼしを回避し得る。 - 特許庁 - A visual buffer MPEG decoder has a plurality of buffers (30, 50) that store coded video data denoting an image of respective video programs transmitted through a plurality of video channels, and the one buffer stores coded video data sufficiently to prevent an underflow state after switching to decode the program sent through the one video channel.
複数のビデオ・チャネル上で搬送されるそれぞれのビデオ・プログラムの画像を表す符号化ビデオ・データを格納する複数のバッファ（３０、５０）を有し、一個のビデオ・チャネルに対応する一個のバッファは、一個のビデオ・チャネル上で搬送されるプログラムを復号するためのスイッチング後のアンダー・フロー状態を防ぐのに十分な符号化ビデオ・データを格納する。 - 特許庁 - The same address is allocated to a port register 14 and an RTP output register 13 and data from a data bus 41 are held in either the port register 14 or the RTP output register 13 corresponding to the value of the RTP control signal so that the microcomputer having the RTP function can be provided without adding the address decoder for the RTP output register 13.
ポートレジスタ１４とＲＴＰ出力レジスタ１３とに同一のアドレスを割り当て、データバス４１からのデータをＲＴＰ制御信号の値に応じてポートレジスタ１４およびＲＴＰ出力レジスタ１３のうちのいずれかに保持させるようにして、ＲＴＰ出力レジスタ１３のためにアドレスデコーダを追加することなくリアルタイムポート機能を有するマイクロコンピュータを実現する。 - 特許庁 - A voice/noise signal adder 304 outputs the generated noise signal as the output of the noise generator 303 in order to make a decoded signal output during a silence period, and adds a decoded voice signal being the output of the voice decoder 302 to the generated noise signal being the output of the noise generator 303 as the decoded signal.
音声／雑音信号加算器３０４において、無音区間中は雑音生成器３０３の出力である生成雑音信号をそのまま出力し復号信号出力とし、有音区間中は音声復号器３０２の出力である復号音声信号と雑音信号生成器３０３の出力である生成雑音信号を加算し、復号信号として出力する。 - 特許庁 - The iterative decoder 1 is provided with: an iteration count determination part 17 which determines the iteration count of decoding processing of data for decoding according to the size of the data for decoding; and an iteration control part 11 which iteratively executes the decoding processing to the data for decoding by considering the iteration count determined by the iteration count determination part 17 as the upper limit.
繰り返し復号器１は、復号対象のデータのサイズに応じて、そのデータの復号処理の繰り返しの回数を決定する繰り返し回数決定部１７と、繰り返し回数決定部１７によって決定された繰り返しの回数を上限として、復号対象のデータに対して復号処理を繰り返し実行させる繰り返し制御部１１とを備える。 - 特許庁 - A servo controller decoder 204 obtains bit rate information from compressed digital data recorded in a disk 100, specifies a reproduction starting position based on the obtained bit rate information and currently reproduced reproduction time information obtained by a microcomputer 203, and repeat an operation to read the compressed digital data of the disk from the specified reproduction position for reproduction for every unit time.
サーボコントローラ・デコーダ２０４は、ディスク１００上に記録されたデジタル圧縮データ内のビットレート情報を取得し、取得したビットレート情報とマイクロコンピュータ２０３が取得した再生動作中の現在の再生時間情報とに基づいて再生開始位置を特定し、特定した再生開始位置からディスク上のデジタル圧縮データを読み出して再生する動作を単位時間毎に繰り返す。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
