「Flash memory」を含む例文一覧(4423)
＜前へ 1 2 .... 79 80 81 82 83 84 85 86 87 88 89 次へ＞- When program rewrite data is received by setting discrimination information of the main program after rewriting the main program on dividing a control program to be stored in a flash memory into a rewritable main program block and a startup program block, or when the main program is judged as invalid from the discrimination information, the main program is rewritten.
フラッシュメモリに保存される制御プログラムを書き換え可能なメインプログラムブロックとスタートアッププログラムブロックとに分けた上に、メインプログラムを書き換えた後に、メインプログラムの識別情報を設定することによって、プログラム書き換えデータを受信した場合、または識別情報からメインプログラムが無効であると判断した場合、メインプログラムの書き換えを行う。 - 特許庁 - In a control circuit of the electronic equipment, a digital signal of a digital audio interface standard is inputted from external audio equipment 30 through an input terminal, data located in a predetermined timing position in one frame of the digital signal are extracted, and the firmware or data stored in a flash memory 12 are rewritten based on the analysis result of the extracted data and the extracted data.
電子機器の制御回路１において、外部のオーディオ機器３０からデジタルオーディオインターフェース規格のデジタル信号を入力端子より入力し、デジタル信号の１フレーム中の所定タイミング位置にあるデータを抽出し、抽出したデータを解析した結果と抽出データに基づいて、フラッシュメモリ１２に格納されたファームウェアまたはデータを書き換える。 - 特許庁 - In n-type embedded well DNW of a semiconductor substrate 1S in a formation region of a flash memory, p-type wells HPW1-HPW3 are provided while separated from one another, and further a capacitor C, a data writing/erasing capacitor CWE and a data reading-out MIS-FETQR are arranged in the wells HPW1-HPW3, respectively.
フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。 - 特許庁 - When data are written to consecutive pages P0 to P31 of the flash memory, (01011) and (11000) are set in redundant areas of writing start pages P0 and P11 as end point information corresponding to writing end pages, and (01011) and (11000) are set in redundant areas of the writing end pages P10 and P23 as writing completion information.
フラッシュメモリの連続したページＰ０〜Ｐ３１にデータを書込む際に、書込開始ページＰ０，Ｐ１１の冗長領域に、書込終了ページに対応する終点情報として（０１０１１），（１１０００）を設定し、書込終了ページＰ１０，Ｐ２３の冗長領域に書込完了情報として（０１０１１），（１１０００）を設定する。 - 特許庁 - An electronic apparatus 1 provided with at least one of a flash device, an LCD back light device 25, a motor device 29, a switch device 21, and a memory card device 27, and a battery 2 being a driving source for these devices is provided with a catalyst 3, with which hydrogen discharged from the battery 2 is oxidized with catalytic reaction and is converted to water and heat.
少なくともフラッシュ装置２３、ＬＣＤバックライト装置２５、モータ装置２９、スイッチ装置２１及びメモリカード装置２７の何れか一つと、これらの装置の駆動源となる電池２とを備えた電子機器１において、電子機器１は触媒３を備え、電池２から放出される水素を触媒反応により酸化させて水と熱に変換するようにした。 - 特許庁 - In a flash memory provided with floating gates 12, stripe-like control gates 11, and stripe-like erasure gates 13 on a semiconductor substrate 1, the control gates 11 are isolated from each other at alternately different intervals X1 and X2 (X1>X2) and the erasure gates 13 are provided so as to fill up the gaps corresponding to the longer intervals X1.
半導体基板１上にフローティングゲート１２、ストライプ状のコントロールゲート１１、ストライプ状の消去ゲート１３を備えたフラッシュメモリにおいて、前記コントロールゲートが、距離Ｘ１と距離Ｘ２（但し、Ｘ１＞Ｘ２である。）により互いに交互に隔てられており、広い方の距離Ｘ１に対応する間隙を埋めるように前記消去ゲートが設けられる。 - 特許庁 - When events related to photographing, more specifically, operation of a pop-up flash, detection of eye contact to an eye cup, various setting related to photographing, setting of a memory card related to photographing, and operations on focusing, zooming, diaphragm, shutter button, sound recording, and display switching are detected in the reproducing mode MD2, the mode is switched automatically to the photographing mode MD1.
逆に再生モードＭＤ２において撮影に関するイベント、具体的にはポップアップフラッシュの操作、アイカップへの接眼の検知、撮影に関する各種設定、撮影に関するメモリカードの装着およびセルフ撮影、フォーカス、ズーム、絞り、シャッターボタン、録音、表示切換の各操作が検出されると撮影モードＭＤ１へ自動的に移行する。 - 特許庁 - At a part where there are relatively less actual wiring patterns 15 connecting a first bonding pad 10c for a controller chip and a second bonding pad 10m for a flash memory chip and the adjacent actual wiring patterns 15 are separated for 0.5 mm or more, dummy wiring patterns 17 are arranged at almost equal intervals in the same direction as one direction where the actual wiring patterns 15 are extended.
コントローラチップ用の第１ボンディングパッド１０ｃとフラッシュメモリチップ用の第２ボンディングパッド１０ｍとを繋ぐ実配線パターン１５が相対的に少なく、隣接する実配線パターン１５が０．５ｍｍ以上離れている箇所に、ダミー配線パターン１７を実配線パターン１５の延在する一つの方向と同じ方向にほぼ等間隔で配置する。 - 特許庁 - In the case of initializing an one-chip microcomputer, specific data are previously stored in a specific address of a RAM 6, and after checking that the contents of the specific address of the RAM 6 having a volatile characteristic coincide with contents obtained at the time of initialization, the step-up operation of a booster circuit 17 and the data rewriting operation of a flash memory 1 are started.
１チップマイクロコンピュータを初期化する際にＲＡＭ６の特定番地に特定データを予め格納し、揮発特性を有するＲＡＭ６の特定番地の内容が初期化時点の内容と同一であることを確認してから、昇圧回路１７の昇圧動作とフラッシュメモリ１のデータ書き換え動作とに移行する構成とした。 - 特許庁 - For example, when digital information compressed by a compression method and stored in a flash memory 4 is fast-forwarding-reproduced, frame data for calculating parameters for calculating parameters of the frame data are taken out together with frame data for reproduction being an object of fast forwarding reproduction by a data read-out/write-in section 5a, and transferred to a RAM 7a.
例えば，フラッシュメモリ４内に上記のような圧縮方法で圧縮，格納されたディジタル情報を早送り再生する際に，データ読出書込部５ａによって，早送り再生の対象とする再生用フレームデータと共に，そのフレームデータのパラメータを算出するためのパラメータ算出用フレームデータを取り出し，ＲＡＭ７ａに転送する。 - 特許庁 - In the apparatus having a plurality of recording media such as a DVD and a flash memory and capable of outputting data stored in the recording media, a function selecting picture capable of executing both of the selection of a recording medium and the selection of a function (PC mode or PictBridge) to be executed is displayed as a setting picture for setting a data output format or the like.
ＤＶＤとフラッシュメモリなど、データ記録可能な複数の記録メディアを有し、記録メディア格納データを出力可能とした装置において、データ出力態様などを設定する設定画面として、記録メディアの選択と、実行する機能（ＰＣモードまたはＰｉｃｔＢｒｉｄｇｅ）の選択を併せて実行可能とした機能選択画面を表示する構成とした。 - 特許庁 - In a flash memory having a simultaneously performing function, when the data of the selected blocks to be erased selected over a plurality of the banks are serially erased by the block unit, the read of data of the block to be erased in which erasure operation is finished previously is performed without waiting for finish of the erasure operation of all the remaining blocks to be erased.
同時実行機能を有するフラッシュメモリにおいて、複数のバンクにわたって選択した消去対象選択ブロックをブロック単位でシリアルにデータ消去を行う際は、先に消去動作が終了した消去対象ブロックのデータの読み出しを、残りの全ての消去対象ブロックの消去動作が終了するまで待つことなく行う。 - 特許庁 - A remote operating device has a ROM 112 for storing standard layout informations made previously to correspond at each apparatus, and has a CPU 110 setting layout informations for a display, based on the standard layout informations stored in the ROM 112 and a flash memory 114 for making the set layout informations for the display correspond to the apparatuses and storing the set layout information.
予め機器ごとに対応付けられた標準レイアウト情報を記憶するためのＲＯＭ１１２を備え、ＲＯＭ１１２に記憶された標準レイアウト情報に基づく表示用レイアウト情報を設定するためのＣＰＵ１１０と、設定された表示用レイアウト情報を、機器と対応付けて記憶するためのフラッシュメモリ１１４とを備える。 - 特許庁 - When a CPU 11 selects a broadcast service corresponding to a channel number entered by an IR processing section 12 from the broadcast services stored in the flash memory 13 and the entered channel number is the same as the channel number entered at a previous time, the CPU 11 selects a broadcast service different from the broadcast service selected at the previous time.
ＣＰＵ１１は、ＩＲ処理部１２によって入力されたチャンネル番号に対応する放送サービスを、フラッシュメモリ１３に記憶された複数の放送サービスの中から選択するときに、入力されたチャンネル番号が前回入力されたチャンネル番号と同じである場合、前回選択された放送サービスと異なる放送サービスを選択する。 - 特許庁 - A sequence flag monitoring part 41 detects the assert of a status check signal and notifies a buffer control part 42 of the detection, and the buffer control part 42 disables a buffer, and generates a bus access by controlling chip enable, output enable and address bus, and reads a sequence flag inside a flash memory, and starts the monitor of automatic erasing operation executing circumstances.
シーケンスフラグ監視部４１はステータスチェック信号のアサートを検出したことをバッファ制御部４２に通知し、バッファ制御部４２によってバッファをディセーブルし、チップイネーブル、アウトプットイネーブル、アドレスバスを制御することによってバスアクセスを生成してフラッシュメモリ内部のシーケンスフラグをリードし、自動消去動作実行状況の監視を開始する。 - 特許庁 - Therefore, since it is not necessary upon image drawing to read the corresponding image data from a character ROM 187 which consists of a NAND type flash memory 187a with the slow read speed, the time required for read-out can be eliminated, the drawing of the image is immediately performed, and the drawn image can be displayed on an auxiliary display part 65.
よって、画像描画時に読み出し速度の遅いＮＡＮＤ型フラッシュメモリ１８７ａで構成されたキャラクタＲＯＭ１８７から対応する画像データを読み出す必要がないため、その読み出しにかかる時間を省略でき、画像の描画を即座に行って補助表示部６５に描画した画像を表示することができる。 - 特許庁 - To provide a flash memory element manufacturing method for which can minimize the interference effect between adjacent cells, and can improve a coupling ratio by increasing the contact area between a dielectric film and a floating gate, and can make the coupling ratio increased, a gate oxide film in a high voltage transistor area thicker than that of the tunnel oxide film in a cell area too.
隣接セル間の干渉効果を最小化することができ、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができ、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法の提供。 - 特許庁 - Also, in the actual operation, the CPU core 40 controls the I/O control circuit 34 to a signal break state, thus electrically breaking an external terminal and an address/data bus 37, preventing the inside of the chip from being affected by external noise, and preventing the address and data of the flash memory and CPU core chips 20 and 30 from being leaked to the outside.
また、実動作時には、ＣＰＵコア４０が入出力制御回路３４を信号遮断状態に制御するので、外部端子とアドレス／データバス３７を電気的に遮断されて、チップ内部は外部からのノイズの影響を受けることがなければ、フラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータが外部に漏れることもない。 - 特許庁 - The flash memory includes a region 11 for storing an interruption vector; a region 12 that is a region for storing an adjustment parameter; a region 13 that is a region for storing a firmware updating program; a region 14 for storing a control program corresponding to a system that a device 100 uses; and a region 15 for storing an adjustment/inspection program.
フラッシュメモリには、割込みベクタが記憶された領域１１と、調整パラメータが記憶されルべき領域である領域１２と、ファームウェア更新プログラムが記憶されるべき領域である領域１３と、装置１００が使用されるシステムに対する制御プログラムが記憶された領域１４と、調整・検査プログラムが記憶された領域１５とが含まれる。 - 特許庁 - A CPU 11 estimates deterioration in an image on print paper on which the image expressed in image data stored in a flash memory 14 is printed, the CPU 11 itself generates and controls an image processing section 17 to generate a deteriorated image as to the image printed on the print paper and causes a display section 15 to display the deteriorated image.
ＣＰＵ１１は、フラッシュメモリ１４に格納されている画像データで表現される画像がプリントされたプリント紙における該画像の劣化の想定を行ない、その想定の結果に基づいて、ＣＰＵ１１自身で、及び画像処理部１７を制御して該プリント紙にプリントされた画像についての劣化画像を生成し、表示部１５に表示させる。 - 特許庁 - A request terminal 400, based on the tag IDs of all members of a visitor group, retrieves a photographed image in which the member is imaged from photographed images in the image server 300, makes the visitor select a desired photographed image, and performs outputting on a designated medium (for instance, printing by a printer 500, a flash memory, a cell-phone or the like).
要求端末４００は、来園者グループのメンバー全員のタグＩＤを基に、撮影済みの画像からメンバーが映っている写真画像を画像サーバ３００より検索して、所望の写真画像を来園者に選択させて、指定された媒体（例えばプリンタ５００による印刷やフラッシュメモリ、携帯電話等）への出力を行う。 - 特許庁 - For the purpose of attaining a high integration of the flash memory to increase a coupling ratio of an interpolysilicon insulating film formed between polysilicons with use for floating and control gates, a second polysilicon film 18 for the floating gate is formed not by etching using a mask but by depositing a first polysilicon film 16 thereunder and selectively growing it.
フラッシュメモリで高集積化を達成して、フローティングゲートとコントロールゲートに用いられるポリシリコンの間に構成されたインタポリ絶縁膜のカップリング比を高めるために、フローティングゲート用第２ポリシリコン膜１８をマスクを用いた蝕刻で形成せずに、下部に第１ポリシリコン膜１６を蒸着してこれを選択的に成長させ第２ポリシリコン膜を形成する。 - 特許庁 - To provide compositions for abrasion which is applicable to the process of forming a floating gate in a flash memory, and suitable for a CMP process in which a protrusion on a polysilicon film is flattened and polishing is stopped before exposing a ground.
フラッシュメモリーにおけるフローティングゲート形成工程などに適用可能な、ポリシリコン膜の凸部を研磨して平坦化し、下地を露出する前に研磨を停止するＣＭＰ工程に適した、研磨用組成物を提供するものであり、これにより、優れた平坦性と残膜厚制御性が得られるため、半導体素子の歩留まり、信頼性の向上が可能となる。 - 特許庁 - When data input operation or output operation of the flash memory device is performed, the first data input/output part and the second input/output part are operated alternately keeping the prescribed time interval, they transfer input data to the first page buffer part and the second page buffer part, or output read-out data from the first page buffer part and the second page buffer part to an external device.
フラッシュメモリ装置のデータ入力動作または出力動作のとき、第１データ入出力部と第２データ入出力部が所定の時間間隔をおいて互いに交互に動作し、第１ページバッファ部及び第２ページバッファ部に入力データを転送し、または第１ページバッファ部及び第２ページバッファ部からの読出しデータを外部装置に出力する。 - 特許庁 - The method for programming the NAND-type flash memory device comprises a first process for applying first voltage to one or more unselected wordlines, a second process for applying a predetermined bitline voltage to an unselected bitline, and a third process for applying a second voltage to the un-selected wordlines and applying a third voltage to a selected wordline out of the wordlines.
ナンド型フラッシュメモリ装置で、プログラミング法は、ワードラインのうち一つ以上の非選択のワードラインに第１電圧を印加する第１過程と、ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加する第２過程と、前記非選択のワードラインには第２電圧、前記ワードラインのうち選択されたワードラインには第３電圧を印加する第３過程とを備える。 - 特許庁 - When a controller 3 of a semiconductor storage device 1 receives a grade designation signal to designate a grade from a setting device 11, the controller executes logical block allocation processing so that flash memory chips CP whose numbers correspond to a grade designated by the received grade designation signal can execute data writing processing and data readout processing in parallel.
この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁 - In an NAND type flash memory 1, all contacts formed in a single interlayer dielectric, i.e. bit-line contacts CB and non-bit-line contacts CN are arranged at some of a plurality of lattice points LP of tub-dimension lattice L arrayed at a period P1 in a direction V1 and at a period P2 in a direction V2 crossing the direction V2.
ＮＡＮＤ型フラッシュメモリ１において、単一の層間絶縁膜中に形成された全てのコンタクト、すなわち、ビット線コンタクトＣＢ及び非ビット線コンタクトＣＮを、方向Ｖ１に沿って周期Ｐ１で配列されると共に方向Ｖ２に対して交差する方向Ｖ２に沿って周期Ｐ２で配列された２次元格子Ｌの複数の格子点ＬＰの一部に配置する。 - 特許庁 - The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.
複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁 - Further, a plurality of flash memory cells MCn are provided which each include, at a surface part of the p-type well 12, a gate electrode having a floating gate FG which includes neither a source region nor a drain region, and is provided across a tunnel oxide film 21, and a control gate CG which is provided on the floating gate FG across an insulating film 22 to serve as a word line WL.
また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 - 特許庁 - In the start control system, an inputted accessory relay cut signal and an inputted starter relay signal are outputted to an accessory relay and a starter relay respectively so that the time from when a contact of the accessory relay is made open state until a contact of the starter relay is made closed state, becomes within a predetermined allowable time based on a cut signal transmission time memorized in a flash memory.
始動制御システムにおいては、フラッシュメモリに記憶されたカット信号伝送時間に基づいて、アクセサリリレーの接点が開状態にされてからスタータリレーの接点が閉状態にされるまでの時間が、予め設定された許容時間内になるように、入力したアクセサリリレーカット信号およびスタータリレー信号を、アクセサリリレーおよびスタータリレーに対してそれぞれ出力する。 - 特許庁 - A compact flash disk is a CF disk 2 with a password function, a BIOS 1 stored in a nonvolatile memory of the industrial computer is provided with password information 1A same as one written to the CF disk and custom software 1B for transmitting the password information to the CF disk and starting an OS 3 when an access permission is obtained from the CF disk.
コンパクトフラッシュディスクはパスワード機能付きＣＦディスク２とし、工業用コンピュータの不揮発性メモリに格納されるＢＩＯＳ１は、ＣＦディスクに書き込まれたパスワードと同じパスワードにしたパスワード情報１Ａと、このパスワード情報をＣＦディスクに送信し、ＣＦディスクからアクセス許可の応答が得られたときにＯＳ３の起動処理に入るカスタムソフトウェア１Ｂを備える。 - 特許庁 - In a flash memory comprising four banks BANK0-BANK3, a sequence control circuit WSC serving as a substantial write control circuit, a write time control circuit WTC, a verify circuit VF and a write voltage generating circuit VWG are provided for each bank in a specified combination or they are provided commonly to all banks thus imparting a write interleave function.
例えば４個のバンクＢＡＮＫ０〜ＢＡＮＫ３を備えるフラッシュメモリ等において、実質的な書き込み制御回路となる書き込みシーケンス制御回路ＷＳＣ，書き込み時間制御回路ＷＴＣ，ベリファイ回路ＶＦならびに書き込み電圧発生回路ＶＷＧを、所定の組み合わせでバンクごとに設け、あるいは全バンク共通に設けて、書き込みインターリーブ機能を持たせる。 - 特許庁 - The method of fabricating a flash memory element includes steps of: forming an undoped first polysilicon film on a semiconductor substrate; forming on said first polysilicon film an undoped second polysilicon film provided with a high-concentration doped region; implementing processing such that the doping concentration of said second polysilicon film and the doping concentration of said first polysilicon film will be similar; and forming a dielectric film on the resultant product.
半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む。 - 特許庁 - While storing first data that are data corresponding to any logical page into a first data storage area that is any data storage area, concurrently, second data corresponding to the same logical page as the first data are read from a flash memory, and the read second data are stored in a second data storage area that is a data storage area different from the first data storage area.
いずれかの論理ページに対応するデータである第１のデータを、いずれかのデータ格納領域である第１のデータ格納領域に格納するのに並行して、第１のデータと同じ論理ページに対応する第２のデータがフラッシュメモリから読み出され、読み出された第２のデータが、第１のデータ格納領域とは異なるデータ格納領域である第２のデータ格納領域に格納される。 - 特許庁 - When all the bits included in the data read from the flash memory and the coherency code written together with the above data are logically 0, or when they are logically 1, a correction error is determined even when no correction error is detected on the basis of the ECC, and the result is transmitted to a host system.
そして、そのデータをフラッシュメモリから読み出したときに、そのデータ及びそのデータと共に書き込まれた整合性符号に含まれる全てのビットが論理値０のビットであるとき、又は、その全てのビットが論理値１のビットであるとき、ＥＣＣに基づいて訂正不能エラーの発生が検出されなかった場合でも、訂正不能エラーが発生したと判断し、ホストシステムにその旨を通知する。 - 特許庁 - Each semiconductor device 1 can be connected to each other by the controller connecting interface, and the semiconductor device 1 detects input conditions of a control signal group FC1 and a data bus FIOB1 according to the timing of releasing a reset signal CRST just after power-ON to determine operation as an ATA controller or operation as an extension flash memory.
コントローラ接続インターフェースによって各半導体装置１を相互に接続することができ、半導体装置１は電源投入直後のリセット信号ＣＲＳＴの解除されるタイミングに従い制御信号群ＦＣ１およびデータバスＦＩＯＢ１の入力条件を検知しＡＴＡコントローラとして動作するか、増設用フラッシュメモリとして動作するかが決定される。 - 特許庁 - To provide a flash memory and a method of manufacturing the same, wherein a process is simplified and problems which may occur during progress of the process are prevented, by securing common source characteristics of the same Rs (sheet resistance) or lower without advancing a field oxide etch step when advancing an RCS (Recessed Common Source) process.
ＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）工程を進行するとき、フィールドオキサイドエッチングステップ（Ｆｉｅｌｄ ｏｘｉｄｅ ｅｔｃｈ ｓｔｅｐ）を進行せずに、同一のＲｓ（面抵抗）以下の共通ソース特性を確保することで、工程を単純化するとともに、工程進行中に発生しうる問題を防止できるフラッシュメモリ及びその製造方法を提供する。 - 特許庁 - When the title is reproduced and the reproduction elapsed time becomes the caption display start time, the caption information and caption position information are read out of the flash memory, and the display of the caption shown by the caption information is started at a position shown by the caption position information on the reproduction screen and the display of the caption is finished when the reproduction elapsed time becomes the end time of the caption display.
そのタイトルが再生されると、再生経過時間が字幕表示開始時間になったときにフラッシュメモリから字幕情報と字幕位置情報を読み出して字幕情報が示す字幕を再生画面上の字幕位置情報が示す位置に表示を開始させ、再生経過時間が字幕表示終了時間になったときに字幕の表示を終了させる。 - 特許庁 - The method of manufacturing the flash memory includes the steps of forming gate patterns for cells and gate patterns for selection transistors on a semiconductor substrate, forming a low dielectric film on a resultant including the gate patterns, and etching the low dielectric film so as to leave the low dielectric film only in a space between the gate patterns for cells.
半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含む、フラッシュメモリ素子の製造方法を提供する。 - 特許庁 - The file system on a flash memory has a block information adding means for adding block information, including a file ID that is added to a file and is unique in the file system, and a block number indicating the order of connection of blocks in a file to the block, and a file organization information reconstruction means for reconstructing file organization information, representing a file organization based on the block information.
フラッシュメモリ上のファイルシステムであって、ファイルに付与されるファイルシステムで一意のファイルＩＤと、ファイル内のブロックの接続の順番を示すブロック番号と、を含むブロック情報を、ブロックに対して付加するブロック情報付加手段と、ブロック情報に基づいてファイル構成を表すファイル構成情報を再構築するファイル構成情報再構築手段とを有する。 - 特許庁 - This semiconductor memory using the flash(F) ROM being non-volatile and programmable semiconductor storage elements is provided with an interface means for forming an interface circuit between the storage elements and outside circuits by using an FPGA capable of loading of a program on a substrate and a program loading means for loading the program corresponding to the FROM to the FPGA at the time of power supply.
不揮発性でありかつプログラム可能な半導体記憶素子であるフラッシュ（Ｆ）ＲＯＭを使用した半導体記憶装置において、基板上においてプログラムのロードが可能なＦＰＧＡを使用し、前記記憶素子と外部回路とのインターフェイス回路を形成するインターフェイス手段と、電源投入時に、前記ＦＲＯＭと対応したプログラムをＦＰＧＡにロードするプログラムロード手段とを備える。 - 特許庁 - When a prescribed IC card 12 is connected to a card interface 11, the processing part 4 requests the authentication of the rewrite of the program to the central computer 10 through the modem 6 and the portable telephone 7 and rewrites the program stored in the flash ROM 3 to the program stored in a memory incorporated in the IC card 12 only when the rewrite authentication is obtained from the central computer 10.
処理部４は、所定のＩＣカード１２がカードインターフェース１１に接続されると、モデム６および携帯電話７を経由して中央コンピュータ１０へプログラムの書き換えの認証を要求し、中央コンピュータ１０から書き込み認証が得られたときのみ、前記フラッシュＲＯＭ３に格納されたプログラムをＩＣカード１２に組み込まれたメモリに格納されたプログラムに書き換える。 - 特許庁 - If an address book stored in a flash memory of a personal computer 71 is updated during a period from the transmission of the address book to the personal computer 71 up to the reception of an address book updating request from the personal computer 71 when the address book updating request is received from the personal computer 71, an updating failure signal is returned to the personal computer 71 without further updating the address book.
パソコン７１からアドレス帳更新要求を受信したとき、そのパソコン７１へアドレス帳を送信してから、そのパソコン７１からアドレス帳更新要求を受信するまでの間に、パソコン７１のフラッシュメモリに記憶されているアドレス帳が更新されていたときには、そのアドレス帳を更に更新することなく更新失敗信号をパソコン７１へ返信する。 - 特許庁 - A WB correction coefficient calculating part calculates a color change amount of a subject caused by the lighting of the LED from the image data with LED lighted for LED color estimation and the image data with the LED put out for LED color estimation (step S303), and modifies a WB correction coefficient corresponding to a specific light source stored in a flash memory according to the calculated color change amount (step S305).
ＷＢ補正係数算出部は、ＬＥＤ色推定用ＬＥＤ点灯画像データとＬＥＤ色推定用ＬＥＤ消灯画像データとからＬＥＤの点灯による被写体の色変化量を算出し（ステップＳ３０３）、算出した色変化量に従ってＦｌａｓｈメモリに記憶された特定光源に対応したＷＢ補正係数を修正する（ステップＳ３０５）。 - 特許庁 - When a control signal sent from a video game device to inquire the information of a user of a memory card device 3 is received via a transmission/reception section 23 at initialization or the like, a controller 24 controls a signal generating circuit 22, reads the information on the user stored on a flash ROM 21, and feeds the signal indicating the information of the corresponding user to the transmission/reception section 23.
初期化時などに、ビデオゲーム装置から送信された、メモリカード装置３の使用者の情報を問い合わせる制御信号が送受信部２３を介して受信されたとき、制御部２４は、信号発生回路２２を制御し、フラッシュＲＯＭ２１に記憶されている使用者に関する情報を読み出し、対応する使用者の情報を表す信号を送受信部２３に供給する。 - 特許庁 - P-type wells HPW1 to HPW3 are provided separately from each other in the n-type buried well DNW of a semiconductor substrate 1S in a flash memory forming region; and a capacitor unit C, a data writing/erasing electric charge injection/discharge unit CWE, and a data readout MISFET QR are arranged in each of the p-type wells HPW1 to HPW3.
フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。 - 特許庁 - Each semiconductor device 1 can be mutually connected by the controller connecting interface 20, and the semiconductor device 1 detects the input condition of a control signal group FC1 and a data bus FIOB1 according to a timing in which a reset signal CRST is released just after power supply, and whether this should be operated as an ATA controller 2 or an extended flash memory is decided.
コントローラ接続インターフェースによって各半導体装置１を相互に接続することができ、半導体装置１は電源投入直後のリセット信号ＣＲＳＴの解除されるタイミングに従い制御信号群ＦＣ１およびデータバスＦＩＯＢ１の入力条件を検知しＡＴＡコントローラとして動作するか、増設用フラッシュメモリとして動作するかが決定される。 - 特許庁 - A continuous buffering from a signal processing means to a first buffer area (a buffer area A) is realized by saving stored data to a second buffer area (a buffer area B) to be a second capacity of a comparatively small capacity, recorded data equivalent to first capacity is made possible to be continuously transferred and recorded to a recording medium (a flash memory).
比較的小容量である第２の容量となる第２のバッファ領域（バッファエリアＢ）に格納データを退避させることで、信号処理手段から第１のバッファ領域（バッファエリアＡ）への連続的なバッファリングを実現するとともに、第１の容量分の記録データを記録媒体（フラッシュメモリ）に対して連続的に転送し記録させることができるようにする。 - 特許庁 - In a flash memory, when plural sectors are erased, erasing stress being strong as normal erosion processing utilizing boosting voltage cannot be applied to the other sectors to be erased by performing pre-erasion processing for the other sectors to be erased while normal erasion processing is performed for a sector having an object to be erased, but erasing stress being weaker than the above can be applied.
フラッシュメモリにおいて、複数のセクタをイレーズする場合、イレーズ対象のあるセクタに通常のイレーズ処理している間に、他のイレーズ対象セクタにプリイレーズ処理を行うことにより、当該他のイレーズ対象セクタには、昇圧電圧を利用する通常のイレーズ処理ほど強いイレーズストレスをかけることはできないが、それより弱いイレーズストレスをかけることができる。 - 特許庁 - The adaptive ISPP method of the flash memory device of this invention includes a first programming stage of executing programming/verifying loops by a first program voltage and first verifying time until at least one passed cell is generated and a second programming stage of executing the programming/verifying loops by a second program voltage and second verifying time after at least one passed cell is generated.
本発明のフラッシュメモリ装置の適応的ＩＳＰＰ方法は少なくとも一つのパスセルが発生するまで、第１プログラム電圧と第１検証時間でプログラム及び検証のループを実行する第１プログラム段階と、少なくとも一つのパスセルが発生した後、第２プログラム電圧と第２検証時間でプログラム及び検証のループを実行する第２プログラム段階を含む。 - 特許庁
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