「Serial-Parallel」を含む例文一覧(1300)
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ＴＳ発生部８ａから入力されたシリアル信号とパラレル信号のＴＳデータは、ＴＳ合成装置１へ送信されて各ＴＳ入力部２ａに入力され、ＴＳ合成部３でデジタル信号に変換された後に多重化される。 - 特許庁 - The system of multiple hot-standby and fault tolerance method detect and monitor a plurality of application servers with a plurality of serial backup servers, connect all application servers in parallel by the backup servers, and detect other backup servers mutually.
本発明のマルチホットスタンバイのシステムとフォールトトレランス方法は、複数の直列バックアップサーバにより、複数のアプリケーションサーバの検出と監視を実行し、バックアップサーバにより並列で全アプリケーションサーバと連接し、その他のバックアップサーバは相互に検出する。 - 特許庁 - A code swapper 17 preserves only the K28.5 signal of the uppermost gigabit Ethernet signal, converts the K28.5 signals of the other gigabit Ethernet signals into other code and gives the result to a serial parallel converter 18, which outputs the code as a multiplex signal.
最上位のギガビットイーサネット信号のＫ２８．５信号のみを温存し、それ以外のギガビットイーサネット信号のＫ２８．５信号をコードスワッパー１７により別の符号に変換してから直並列変換器１８に供給し、多重化信号として出力する。 - 特許庁 - The S/P converting part 103 converts the transmitting signal from a serial data format to a parallel data format, reads a re-sending signal twice out of a memory in first re-sending and reads the re-sending signal four times from the memory in second re-sending.
Ｓ／Ｐ変換部１０３は、送信信号をシリアルデータ形式からパラレルデータ形式に変換するとともに、１回目の再送の時には再送信号をメモリより２回読み出し、２回目の再送の時には再送信号をメモリより４回読み出す。 - 特許庁 - To correct skew generated between a data signal and a clock signal without performing any complicate processing such as the increase of the number of samples or providing any skew detecting circuit when converting serial transmission data into parallel transmission data at a reception side.
データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアルからパラレルへ伝送データを変換する際、サンプリング数の増加等の煩雑な処理を実行することやスキュー検出回路を具備すること無く補正する。 - 特許庁 - To prevent generation of imbalance in voltage distribution of a FWD connected in inverse parallel to the respective devices when respective arms constituting a power conversion device are formed out of a serial connection circuit of a plurality of voltage drive type semi-conductor devices.
電力変換装置を構成する各アームが、複数の電圧駆動型半導体素子の直列接続回路で構成される場合に、各素子とこれに逆並列接続されるＦＷＤの電圧分担にアンバラスが生じないようにする。 - 特許庁 - The serial encoder comprises latches to receive input parallel data, an enabler to enable the latches to input data while coupling latch outputs to a plurality of inputs of a multiplexer, and a counter to select one of the plurality of inputs of the multiplexer.
入力パラレルデータを受けるラッチと、ラッチ出力をマルチプレクサの複数入力に結合し、ラッチがデータ入力を可能にするエネーブラとマルチプレクサの複数の入力のうちの１つを選択させるカウンタにてシリアル変換器を構成する。 - 特許庁 - The apparatus generates a test pattern for the operation test of the built-in memory, which is used for a device having a memory macro, a serial input interface and a latch circuit for latching signals input serially and outputting them in parallel to the memory macro.
メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチしメモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。 - 特許庁 - This pattern changing means can change respectively the expansion pattern of parallel signals in the transmitter and the joint pattern of serial signals in the receiver, based on a prescribed schedule or the observation result of the using state of wavelengths.
このパターン変更手段は、送信器におけるパラレル信号の展開パターンと受信器におけるシリアル信号の結合パターンとを予め定められたスケジュールまたは波長の利用状況の観測結果に基づいてそれぞれ変更することができる。 - 特許庁 - When a parallel failure information which is a failure information of a zero system main control device 2 is sent out of a main circuit A3, it is converted into a serial failure information at a P/S main circuit A5 and is transmitted to a S/P circuit B11 of a one system main control circuit 8.
０系主制御装置２の障害情報であるパラレル障害情報が主回路Ａ３から送出されると、Ｐ／Ｓ回路Ａ５でシリアル障害情報に変換されて１系主制御回路８のＳ／Ｐ回路Ｂ１１に送信される。 - 特許庁 - A memory cell mat (30) is divided into a plurality of entries, an arithmetic logic unit (ALU) is arranged corresponding to each entry (ERY) and between the entries and the corresponding arithmetic logic units, arithmetic/logic operation is executed in bit-serial and entry-parallel mode.
メモリセルマット（３０）を複数のエントリ（ＥＲＹ）に分割し、各エントリ（ＥＲＹ）に対応して、演算処理ユニット（ＡＬＵ）を配置し、これらのエントリと対応の演算処理ユニットとの間で、ビットシリアルかつエントリパラレル態様で演算処理を実行する。 - 特許庁 - The FPC conversion cable 1 is provided, wherein a parallel ATA (advanced technology attachment) connector 3 is provided at one end part of a flexible printed circuit board 2, a serial ATA connector 4 is provided at the other end part, and an interface conversion chip 5 is mounted on the flexible printed circuit board.
フレキシブルプリント基板２の一方の端部にパラレルＡＴＡコネクタ３を設け、他方の端部にシリアルＡＴＡコネクタ４を設け、当該フレキシブルプリント基板上にインターフェイス変換チップ５を搭載したＦＰＣ変換ケーブル１とする。 - 特許庁 - A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506.
セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。 - 特許庁 - A 2D/3D conversion circuit 12 converts a 1-channel two-dimensional video signal or a serial stereoscopic video signal received from an input signal selection circuit 11 into a 2-channel two-dimensional video signal or a parallel stereoscopic video signal.
入力信号選択回路１１から入力された１チャネル２次元映像信号またはシリアル立体映像信号は、２Ｄ／３Ｄ変換回路１２によって、２チャネルの２次元映像信号またはパラレル立体映像信号に変換される。 - 特許庁 - A plant driving and operating apparatus is constituted, in such a way that the serial circuit of an inductive load 3 which drives plant equipment and a switching element 2 is connected between buses 7 for supplying operating power and a surge-absorbing circuit 1 is connected in parallel with the switching element 2.
本発明の特徴とするところは、プラント機器を駆動する誘導性負荷３とスイッチング素子２の直列回路を操作電源母線７間に接続し、スイッチング素子２と並列にサージ吸収回路１を接続したことにある。 - 特許庁 - To reverse a display picture on an electro-optical device while equally supplying a serial-parallel converted picture signal, for example, on the side of a picture signal processing circuit for supplying the signal to an electro- optical device composed of a liquid crystal device.
シリアル−パラレル変換された画像信号を、例えば液晶装置からなる電気光学装置に供給する画像信号処理回路の側では画像信号を等しく供給しつつ、当該電気光学装置における表示画像を反転させる。 - 特許庁 - The data read from the FIFO 14 are given to a P/ S.format conversion section 15, which applies parallel/serial conversion to the data and converts the format of the data into an audio format, a D/A converter 16 receiving the data converts the data into an analog audio output signal and provides an output.
ＦＩＦＯ１４から読み出されたデータは、Ｐ／Ｓ・フォーマット変換部１５でパラレル／シリアル変換されると共にオーディオフォーマットに変換されたのち、Ｄ／Ａ変換器１６でＤ／Ａ変換されてアナログオーディオ出力信号として出力される。 - 特許庁 - Further, "0" bits are outputted as the remaining output data bits, which are not outputted in the serial-parallel conversion by using a 0-output portion 104, to limit a subcarrier used for transmission to a terminal using the necessary irreducible subcarrier.
さらに、シリアル−パラレル変換で出力を行わない残りの出力データビットには、０出力部１０４を用いて“０”ビットを出力させることで、必要最小限のサブキャリアを用いる当該端末への送信に用いるそのサブキャリアを限定する。 - 特許庁 - In the optical signal receiving part, the image data received by the optical signal receiving element 5 are converted from optical signal to electric signal, returned from the serial signal to the parallel signal, and inputted to a liquid crystal panel 6 as a data form usable in the liquid crystal panel 6.
光信号受信部では、光信号受信素子５で受信した画像データを光信号から電気信号に変換し、シリアル信号からパラレル信号へ戻し、液晶パネル６で使用可能なデータ形式として液晶パネル６へ入力する。 - 特許庁 - This data recording controller is provided with a data fetch circuit 11, an 8-16 modulation circuit 12, a stream controller 13, SRAMs 14a and 14b and a parallel/serial (P/S) conversion circuit 15, and they synchronize with a clock and perform respective processing.
データ記録制御装置は、データフェッチ回路１１と８−１６変調回路１２とストリームコントローラ１３とＳＲＡＭ１４ａおよび１４ｂとパラレル／シリアル（Ｐ／Ｓ）変換回路１５とを備え、これらがクロックに同期してそれぞれの処理を行う。 - 特許庁 - Switching means 1 to 4 connecting input-output terminals (Ant1, Ant2, Tx and Rx) are constituted of a serial connection circuit of two MESFETs (e.g. the switching mean 1 is formed of Q11 and Q12), and a parallel transistor (Q5) connecting its connection point to a ground line is arranged.
入出力端子（Ａｎｔ１，Ａｎｔ２，Ｔｘ，Ｒｘ）間を結ぶスイッチ手段１，２，３，４を２個のＭＥＳＦＥＴ（例えばスイッチ手段１はＱ１１とＱ１２）の直列接続回路で構成し、その接続点を接地ラインに接続する並列トランジスタ（Ｑ５）を設ける。 - 特許庁 - The current voltage conversion circuit 20 generates the supply signal B formed by multiplying voltage of the control signal A by about (a) and multiplying the current of the control signal A by about 1/a according to conversion ratio (a) determined by constants of the serial inductor 21 and the parallel capacitor 22.
電流電圧変換回路２０は、直列インダクタ２１及び並列キャパシタ２２の定数で決まる変換比ａに従って、制御信号Ａの電圧を約ａ倍しかつ電流を約１／ａ倍した供給信号Ｂを生成する。 - 特許庁 - A debug device (transmission side) 1 performs following steps; converting a parallel input signal acquired from a debug object 4 into a serial signal; temporarily storing it in RAM; converting it into TCP/IP communication data by a prescribed data quantity unit; and transmitting it to a debug device (reception side) 2.
デバッグ装置（送信側）１は、デバッグ対象４から取得したパラレル入力信号をシリアル信号に変換し、ＲＡＭに一旦保持し、所定のデータ量単位で、ＴＣＰ／ＩＰ通信のデータに変換してデバッグ装置（受信側）２へ送信する。 - 特許庁 - In addition to a serial circuit of the resonance capacitors 4, 5, a filter capacitor serial circuit consisting of serially connected capacitors 22, 23 is connected in parallel, and there is provided a reactor 24 for separating these resonance and filter capacitor serial circuits with respect to high frequency.
加熱コイル１１に高周波電力を供給するインバータ５０を備え、インバータ５０は、直列接続した共振コンデンサ４，５からなる共振用コンデンサ直列回路と、直列接続したスイッチング素子６，７のスイッチング回路とを並列に接続した電磁誘導加熱装置において、共振用のコンデンサ４，５の直列回路とは別に、直列接続したコンデンサ２２，２３からなるフィルタ用のコンデンサ直列回路を並列に接続し、これらの共振用とフィルタ用のコンデンサ直列回路間を高周波的に分離するリアクトル２４を設けた。 - 特許庁 - To solve a problem that it sometimes takes an extra working time depending on a structure of shipment instruction information and an operation condition of a system at that time when a mechanism, either of serial processing or parallel processing is prepared in advance to correspond to shipment operation uniquely.
シリアル処理／パラレル処理どちらかの仕掛けをあらかじめ用意し、一義的に出荷業務を対応するということでは、出荷指示情報の構成やその時のシステムの稼動状況により、作業時間が余計に掛かってしまう場面が発生する。 - 特許庁 - Since the transmitting side 26 periodically superimposes the synchronous pattern signal on a serial signal to transmit the synchronous pattern signal regardless of the existence/absence of an occurrence of step-out at a receiving side 27, a reduction in the volume of vehicle harness can be realized in comparison with when a parallel signal is transmitted and received.
受信側２７での同期はずれ発生の有無に関わらず送信側２６で定期的に同期パターン信号をシリアル信号内に重畳して送信するので、パラレル信号を送受信する場合に比べて車両ハーネスの削減を実現することができる。 - 特許庁 - A multiple stage pipeline comprising a level decoding section 203, a DPCM decoding section, a serial parallel decoding section 205 decodes the significant factors of each symbol and FFs 211, 212, 213 transmit a factor identification signal for representing types of the factors processed by each stage of the multiple stage pipeline synchronously with the multiple stage pipeline.
シンボルの有意係数をレベル復号化部203,DPCM復号化部,シリアルパラレル復号化部205からなる多段パイプラインによって復号化し、多段パイプラインの各段で処理される係数の種類を表す係数識別信号を多段パイプラインに同期してFF211,212,213で伝送する。 - 特許庁 - An inductor 10 and a capacitor 12 are serially connected and resonated in an image frequency to provide a low impedance in respect of an image frequency and an impedance element 14 is provided parallel with the serial circuit and resonated to provide a high impedance in respect of a radio frequency.
インダクタ１０とコンデンサ１２を直列に接続し、イメージ周波数で共振させてイメージ周波に対しては低インピーダンスとし、前記直列回路と並列にインピーダンス素子１４を備え無線周波数に対しては高インピーダンスとなるように共振させる。 - 特許庁 - The resonant circuit 15 has a configuration equivalent to a circuit in which a serial connection body of an inductor and a capacitor is connected to an inductor in parallel and is configured by utilizing, for example, conductors 16 and 17 for resonance having an inductance component and a capacitor 19 having electrostatic capacity.
共振回路１５は、インダクタとコンデンサの直列接続体と、インダクタとが並列に接続された回路と等価な構成を有し、例えばインダクタンス成分を有する共振用導線１６，１７と、静電容量を持つコンデンサ部１９とを利用して構成する。 - 特許庁 - In the receiver, the guard interval length information to be used for the next transmission is determined from a received signal, the guard interval is removed (106), and a signal (SIDRM) of a frequency area is generated by executing Fourier transform (107), parallel/serial converted (108), and demodulated.
受信装置は、受信信号から次回の送信に用いる前記ガードインターバル長情報を決定し、ガードインターバルを除去（１０６）し、フーリエ変換（１０７）して周波数領域の信号（Ｓ_ＩＤＲＭ）を生成し、パラレル／シリアル変換（１０８）して復調する。 - 特許庁 - The apparatus controls switches 21-32 for switching the electrical connection states of battery modules 11-15 between a serial connection and parallel connection, and thereby power is supplied to motor generators 2, 5 at different voltages V100, V200 from power lines 101, 102.
バッテリモジュール１１〜１５の電気的な接続状態を直列接続、並列接続に切り替えるスイッチ２１〜３２を制御することで、電力ライン１０１，１０２から異なる電圧Ｖ１００、Ｖ２００によって、モータジェネレータ２、５に電力供給することができる。 - 特許庁 - Two serial and plural parallel connected capacitors are arranged in two rows, the capacitor connected to a positive electrode conductor and the capacitor connected to a negative electrode conductor are arranged in at least one row or the same row, and inductance is reduced without complicating conductor shape.
２直列、複数個並列接続されたコンデンサを２列に並べて、正極導体と接続するコンデンサと負極導体に接続するコンデンサとを少なくとも１個以上は同じ列に配置することによって、導体形状を複雑にしないでインダクタンスを低減する。 - 特許庁 - To provide an electronic device module which can select both of serial connection or parallel connection which is important for installation of the electronic device such as a solar cell, and a blind device, a curtain device, and a lighting device using the electronic device module.
太陽電池等の電子デバイスの設置上重要となる、直列接続または並列接続の両方を簡単に選択することができる電子デバイスモジュール、そしてこの電子デバイスモジュールを用いたブラインド装置、カーテン装置、及び照明装置を提供する。 - 特許庁 - Cellular arrays at a high operating rate many numbers of which are connected in parallel are realized by localizing data transfer through direct allocation of control / data flow graph and decreasing the area of a wire module and the delay through connection limited to four adjacent neighboring cells and a bit serial architecture.
コントロール／データフローグラフの直接アロケーションによりデータ転送を局所化するとともに、隣接４近傍セルに限定した接続と、ビットシリアルアーキテクチャにより配線モジュールの面積と遅延を減少し、高稼働率で高並列なセルラアレーを実現する。 - 特許庁 - The control data output to the SI2 (data input) signal line is output to a latch circuit (serial/parallel conversion circuit) 41 via an SO (data sending) signal line and stored in a register 42 when an SW 1 and an SW 2 are off and an SW 3 is on.
ＳＩ２（データ入力）信号線に出力された制御用データは、ＳＷ１およびＳＷ２がＯＦＦ、ＳＷ３がＯＮとなると、ＳＯ（データ送出）信号線を介して、ラッチ回路（シリアル／パラレル変換回路）４１に出力され、レジスタ４２に保存される。 - 特許庁 - When the parallel mode or serial mode is set as a scan mode of the plurality of photoreceptors, the LSU control parts 3a-3d switches the presence or absence of delay of the printing start signal from the trigger input parts to the trigger output parts following the set mode.
そして複数の感光体の走査モードとして、パラレルモードまたはシリアルモードが設定されたときに、ＬＳＵ制御部３ａ〜３ｄは、設定されたモードに従って、印字開始信号の前記トリガ入力部からトリガ出力部への遅延の有無を切り替える。 - 特許庁 - The semiconductor device includes: a main switching element 1; a serial circuit of a current sensing element 2 connected in parallel thereto and a sensing resistor 3; and a reverse recovery time detecting circuit 5 connected to a sensing voltage terminal SE between the current sensing element 2 and the sensing resistor 3.
半導体装置は、主スイッチング素子１と、それに並列接続した電流センス素子２およびセンス抵抗３の直列回路と、電流センス素子２とセンス抵抗３との間のセンス電圧端子ＳＥに接続した逆回復時間検出回路５とを備える。 - 特許庁 - A low-pass filter LPF 82 comprising the diplexer is provided with the parallel resonance circuit of a first capacitor C1 and a first inductor L1 and the serial resonance circuit of a second capacitor C2 and a second inductor L2 to form two attenuation poles of the LPF 82.
ダイプレクサを構成する低域通過フィルタＬＰＦ８２に第１のコンデンサＣ１と第１のインダクタＬ１との並列共振回路と、第２のコンデンサＣ２と第２のインダクタＬ２との直列共振回路とを設け、ＬＰＦ８２の減衰極を二つ形成する。 - 特許庁 - In a wiring structure provided with a plurality of solar cell modules 21, the solar cell modules 21 are connected in a constant number in series as to obtain a specified voltage, and a serial circuit of the solar cell module 21 is plurally connected in parallel.
複数配置された太陽電池モジュール２１の配線構造において、所定電圧を得るように太陽電池モジュール２１が一定数ずつ直列に接続されると共に、その太陽電池モジュール２１の直列回路が複数ずつ並列接続されている。 - 特許庁 - The parallel pattern 18 output from the memory 13 is input into a shift register 15, and the pattern input to the shift register 15 is allowed to be output from the shift register 15 as a serial pattern 15 by a clock signal 20 output from a clock generating circuit 14.
メモリ１３から出力されたパラレルパターン１８はシフトレジスタ１５に入力され、シフトレジスタ１５に入力されたパターンはクロック発生回路１４から出力されたクロック信号２０によりシリアルパターン１９としてシフトレジスタ１５から出力することができる。 - 特許庁 - A parallel resonant frequency band which has mainly the inductance of the inductive window 2 and the capacitance of the body 4 is defined as a pass band, and a serial resonant frequency band by the capacitance and the inductance of the body 4 is defined as a block band.
そして、誘導性窓２のインダクタンスと凹凸板状体４のキャパシタンスを主体とした並列共振周波数帯を通過帯域とし、凹凸板状体のキャパシタンスとインダクタンスとによる直列共振周波数帯を阻止帯域とするものである。 - 特許庁 - Since a circuit C is connected in parallel to the serial circuit of the circuit A and the circuit B and resonates at a using frequency, isolation between the first distribution output terminal OUT1 and the second distribution output terminal OUT2 can be turned to a sufficient value.
回路Ａと回路Ｂの直列回路に回路Ｃが並列に接続されて、使用周波数において共振することから、第１の分配出力端子ＯＵＴ１と第２の分配出力端子ＯＵＴ２との間のアイソレーションを十分な値とすることができる。 - 特許庁 - A serial bus 1a for writing or reading data is connected to a storage circuit 3a, and the address data of the storage circuit 3a are output as the parallel output 5a for the control object circuit 9a and a selection circuit changing-over output 4a.
記憶回路３ａにはデータの書き込みや読み出しのためのシリアルバス１ａが接続されており、記憶回路３ａのアドレスデータが制御対象回路９ａ用のパラレル出力５ａと選択回路切り替え出力４ａとして出力されている。 - 特許庁 - A serial-parallel converter 12 divides signals of transmission code rows into an in-phase-side signal and a quadrature-side signal, and mapping circuits 13-1 and 13-2 perform mapping and oversampling circuits 14-1 and 14-2 insert zeros into the signal after mapping for oversampling.
シリアル−パラレル変換器１２は、送信符号列の信号を同相側信号及び直交側信号に分け、マッピング回路１３−１，１３−２はマッピングを行い、オーバーサンプリング回路１４−１，１４−２は、マッピング後の信号に０を内挿し、オーバーサンプリングを行う。 - 特許庁 - By appropriately switching the mounding modes of the component between the serial mounting mode and parallel mounting mode, the component is mounted on the substrate in the suitable mounting mode in response to the operational state of the external device, and thus the cycle time can be shortened.
このように、シリアル実装モードとパラレル実装モードとの間で部品の実装モードを適宜切り換えることで、外部装置の稼動状況に応じた適切な実装モードで基板に部品実装を行なうことができるため、タクトタイムの短縮を図ることが可能となる。 - 特許庁 - The repeater receives signals respectively output from the vehicle travel management devices, samples the signals by weighting based on respective communication speeds of the signals and performs parallel-serial conversion of the plurality of signals into a signal to be output to one signal line.
そして、中継装置が、車両通行管理機器それぞれの出力した信号を受信し、信号のそれぞれの通信速度に基づく重み付けにより、信号をサンプリングしてそれら複数の信号を一つの信号線へ出力する信号へとパラレルシリアル変換する。 - 特許庁 - The capacitance of the parallel capacitor C1 suppresses the fifth harmonic currents, running into the serial reactor L down to 1/3 and prevents the reactor from becoming overloaded and also avoids its burning, overheating and abnormal noises in it.
この並列コンデンサＣ１の容量を、進直列リアクトルＬに流入する第５次調波電流を１／３に抑制することができ、直列リアクトルＬが過負荷となるのを防止でき、直列リアクトルＬの焼損、異常音、過熱といった障害を防止できる。 - 特許庁 - When the signal DT5 with the high level is given to an abnormality notice signal generating section 7, the generating section 7 discriminates it to be a notice of the broken line of a twisted wire pair and this information is transmitted to an optical fiber via a parallel serial conversion circuit 8, an optical transmission section 9 and an optical interface 10.
”Ｈ“の信号ＤＴ５が異常通知信号生成部７に入力されると、より対線リンク断の通知と判断され、この情報は並直列変換回路８、光送信部９、光インターフェース１０を介して光ファイバへと送信される。 - 特許庁 - To a parallel circuit of a coil L and a capacitor C60, a serial circuit of a capacitor C40, an N type FET 20, and a capacitor Cc is connected between terminals 1-2, and by controlling the ON/OFF of the one N type FET 20, a tuning frequency is switched.
コイルＬとコンデンサＣ６０の並列回路に対して、コンデンサＣ４０、Ｎ型ＦＥＴ２０およびコンデンサＣｃの直列回路を端子１−２の間に接続し、１つのＮ型ＦＥＴ２０のオン／オフを制御することによって、同調周波数を切り替える。 - 特許庁 - An optical signal sent from an optical fiber 1 is converted to a serial electric signal by an optic/electric(O/E) converter 2 and converted to a parallel signal by an S/P converter 3, K-fold up sampling is performed by an up sampler 4, and a signal component is extracted from a BPF 5.
光ファイバ１から送られてくる光信号を光−電気（Ｏ／Ｅ）変換器２によりシリアルな電気信号に変換し、Ｓ／Ｐ変換器３でパラレル信号に変換して、アップサンプラ４でＫ倍のアップサンプリングを行い、ＢＰＦ５から信号成分が取り出される。 - 特許庁
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