「Serial-Parallel」を含む例文一覧(1300)

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  • To provide an inexpensive phase lead capacitor device which uses a parallel connected capacitor, whose capacitance is smaller than the phase lead capacitor, and reduces the fifth harmonic components in the serial reactor, at the same time.
    直列リアクトルに流れる第５次調波成分を低減させると同時に、進相コンデンサより少ない容量の並列コンデンサを用いることで低コストな進相コンデンサ装置を提供する。 - 特許庁
  • In an A/D converter which executes a serial-parallel operation, the number of upper bits is made more than half of the number of all bits, the number of lower bits is made a half of the number of all bits, and upper and lower bit data are obtained.
    直並列動作してＡ／Ｄ変換するものにおいて、上位ビット数を全ビット数の半分より多くし、下位ビット数を全ビット数の半分とし、上位及び下位ビットデータを得る。 - 特許庁
  • To provide a capacitor-run motor activated by a capacitor that uses two capacitors, performs parallel and serial connections at the activation and operation, respectively, and can obtain a capacitance for the capacitor that is four times larger in activation than the capacity in operation.
    ２個のコンデンサ−を使用し、起動時は並列結線し、運転時は直列結線し、起動時には運転時の４倍のコンデンサ−容量が得られるコンデンサ−起動コンデンサ−ランモ−タを提供する。 - 特許庁
  • The data transfer control device includes a PATAI/F (parallel AT attachment interface) 10 connected to a PATA bus; an SATAI/F (serial AT attachment interface) 50 connected to an SATA bus; and a sequence controller 30 performing transfer sequence control.
    データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡＩ／Ｆ１０と、ＳＡＴＡバスに接続されるＳＡＴＡＩ／Ｆ５０と、転送シーケンス制御を行うシーケンスコントローラ３０を含む。 - 特許庁
  • A serial/parallel conversion means 8 outputs a data transfer request only when a local buffer 6 is transferring data to a buffer memory 5 or the buffer 6 gives no transfer request to the memory 5.
    直並列変換手段８は、局所バッファ６がバッファメモリ５とデータ転送を実行している時、あるいはバッファメモリ５に転送要求を出していない時のみデータ転送要求を出すようにする。 - 特許庁
  • A selector (37) switches and selects screen A display data and a screen B display data, which are inputted in parallel, per pixel data in accordance with the pixel display clock signal to convert them to serial data and outputs a conversion result.
    セレクタ（３７）は、画素表示クロック信号に従い、並列入力された画面Ａ表示データと画面Ｂ表示データを画素データ単位に切替え選択して並直変換出力する。 - 特許庁
  • To control a processing for a recording material with an image formed thereon, through either of a communicating means for providing parallel communication, and a communicating means for providing a serial communication, according to the content of the processing.
    画像が形成された記録材に対する処理を、パラレル通信を行う通信手段及びシリアル通信を行う通信手段のうち処理の内容に応じた通信手段を介して制御する。 - 特許庁
  • This invention makes a plurality of transistors into a parallel connection state when data current is read into pixels and makes the plurality of transistors into a serial connection state when a selfluminous element is made to emit light.
    本発明は、画素にデータ電流を読込むときには該複数のトランジスタを並列接続状態にし、自発光素子を発光させるときには該複数のトランジスタを直列接続状態にする。 - 特許庁
  • The problem is that the printer cannot keep up with the speed at which the computer sends data over a serial line (this problem should not occur with printers on parallel ports).
    この問題は、 シリアルポートを通してコンピュータから送られてくるデータの速度に、プリンタがついていけないことに起因します (この問題は、パラレルポートに接続されたプリンタでは発生することはありません)。 - FreeBSD
  • A communication unit 13 is connected to a control device for ground equipment 19 that controls a ground equipment 17, and is provided with a serial communication means, a parallel input and output means and a signal control means.
    通信ユニット１３は、地上設備１７を制御する地上設備用制御装置１９に接続され、シリアル通信手段とパラレル入出力手段と信号制御手段とを備える。 - 特許庁
  • A Cu pattern on which Ni is adhered is formed on a metallic board 11, and light emitting elements 10 are mounted thereon in a serial circuit, and then the serially connected metallic boards are connected in parallel.
    金属基板１１の上には、Ｎｉが被着されたＣｕパターンを形成し、この上に発光素子１０を直列回路で実装し、この直列接続された金属基板を並列接続する。 - 特許庁
  • A buffer 142 converts a serial signal to a parallel signal of L bits, carries out decimation, and makes signals from an input signal of a certain time to a signal delayed an order value of FIR (Finite Impulse Response) as an input series of 1 group.
    バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。 - 特許庁
  • The battery module 21 is a serial-parallel chopper circuit and an output voltage Vs thereof is adjustable in stepless manner over the range from a voltage E of one storage battery to 2E, a twofold thereof, through the adjustment of the power rate of a switching element 213.
    電池モジュール２１は直並列チョッパ回路で、スイッチング素子２１３の通電率の調節で、出力電圧Vsを蓄電池１つの電圧Eからその2倍の２Eまで無段階に調節できる。 - 特許庁
  • Plural serial arm SAW resonators 211-214 and parallel arm SAW resonators 221-224 are connected in a multistage ladder shape in order to secure an attenuating quantity in the attenuating area.
    ＳＡＷフィルタの減衰域における減衰量を確保するために、複数数の直列腕ＳＡＷ共振子２１1 〜２１4 と、並列腕ＳＡＷ共振子２２1 〜２２4が多段梯型に接続されている。 - 特許庁
  • A prescribed data pattern is loaded to a shift register 11, data are shifted by feeding back data of a parallel output port 8 to an serial input port, and an output of the port 8 is used for a clock CK that is not synchronized.
    シフトレジスタ１１に所定のデータパターンをロードし、パラレル出力のポート８をシリアル入力ポートに帰還してデータをシフトさせ、ポート８の出力をもって、未同期のクロックＣＫとする。 - 特許庁
  • To repeat processing of detecting relative phase and amplitude of two signal components of a plurality of signal components having different frequencies included as a component in a certain original signal, while changing the combination of the signal components (serial processing), or to perform the processing in parallel (parallel processing).
    ある原信号に成分として含まれる周波数が異なる複数の信号成分の中の２つの信号成分について相対位相および振幅を検出する処理を、前記信号成分の組み合わせを変えて繰り返して行い（シリアル処理し）、または並列に行う（パラレス処理する）。 - 特許庁
  • When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.
    試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁
  • A final magnetic switch 2 of a magnetic pulse compression circuit 10 is provided with a parallel circuit where two serial circuits configured by serially connecting a saturable reactor (reactor for compression) 21-n for magnetic compression and a saturable reactor (reactor for switching) 22-n for circuit switching are connected in parallel.
    磁気パルス圧縮回路１０の最終段の磁気スイッチ部２に、磁気圧縮用可飽和リアクトル（圧縮用リアクトル）２１-nと回路切替用可飽和リアクトル（切替用リアクトル）２２-nとが直列接続された２つの直列回路が互いに並列に接続されている並列回路を備える。 - 特許庁
  • The received signal after shaping output from the signal shaping section 60 is subjected to sampling and A/D converting at a timing according to the selection of the received signal in a sample-hold section 71 and A/D converter 72, converted to parallel signals in a serial-parallel converter 73.
    信号整形部６０から出力される整形後の受信信号は、サンプルホールド部７１及びＡＤコンバータ７２において受信信号の選択に対応したタイミングでサンプリング及びＡＤ変換が実行され、シリアルパラレル変換部７３においてパラレル信号へ変換される。 - 特許庁
  • In a transmission section 2 for the modem device A, 12 represents a serial-parallel conversion section, is controlled by a transmission control section 5, uses at least a partial sub-channel and series-parallel converts transmission data at a symbol unit by using at least the partial symbol period of the used sub-channel.
    モデム装置Ａの送信部２において、１２は直並列変換部であり、伝送制御部５により制御されて、少なくとも一部のサブチャンネルを使用し、使用されるサブチャンネルの少なくとも一部のシンボル期間を使用して、送信データをシンボル単位で直並列変換する。 - 特許庁
  • Thus, a control signal serially transmitted on a power line 100 is demodulated by the voltage superimposition multiplex interface part 121, the demodulated serial signal is converted into the parallel signal in the communication control part 122, and the parallel signal is inputted from an input port P into the CPU 11.
    これにより、電源線１００上をシリアル伝送されてきた制御信号が電源重畳多重インタフェース部１２１で復調され、この復調シリアル信号を通信制御部１２２でパラレル信号とし、このパラレル信号を入力ポートＰからＣＰＵ１１内に入力する。 - 特許庁
  • This invention is constituted by receiving memory image reference information, jump label information generated by a jump label converting means 4 and execution address parallel information generated by a parallel data converting means 2, predicting and restoring a branching destination execution address which can not be completely received among pieces of execution address serial information provided by serial transmission by a PC trace converting means 3 based on these pieces of information.
    この発明は、メモリイメージ・リファレンス情報と、ジャンプラベル変換手段４で生成されたジャンプラベル情報と、パラレルデータ変換手段２で生成された実行アドレスパラレル情報を受けて、これらの情報に基づいて、シリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを、ＰＣトレース変換手段３により予測復元して構成される。 - 特許庁
  • The head separate type camera device and video signal processing method are characterized by the serial conversion of a video signal acquired by an image sensor, the parallel conversion of a vide signal inputted after the serial conversion, and the adjustment of the timing of writing to a circuit for standardization by an asynchronous FIFO memory before the standardization of the parallel-converted video signal in accordance with characteristics of a video reproduction portion in a succeeding stage.
    この発明のヘッド分離式カメラ装置および映像信号処理方法は、イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号を後段の映像再生部の特性にあわせて規格化する前段で、規格化する回路への書き込みタイミングを、非同期ＦＩＦＯメモリにより調整することを特徴とする。 - 特許庁
  • A data converting circuit converting parallel data of a plural of bits read out from a memory cell section to serial data has a selector control section generating a control signal based on burst length information and address information, and a selector section receiving parallel data of a plural of bits, selecting the prescribed number out of the plural of bits based on the control signal, and outputting the selected bit in serial.
    メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路は、バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、前記複数ビットのパラレルデータを受け、前記制御信号に基づいて前記複数ビットのうちの所定数を選択し、その選択したビットをシリアルに出力するセレクタ部を有することを特徴とする。 - 特許庁
  • Image signals read with line sensor CCD 1 to 5 are converted to 16 bit digital signals A(n) and B(n), then converted to an 8-bit divided signal Dout by using a multiplexer 44, and outputted to a signal processing circuit 40 as a 1 bit serial signal Sout by using a parallel/serial converter 46.
    ラインセンサＣＣＤ１〜ＣＣＤ５によって読み取った画像信号を１６ビットのデジタル信号Ａ（ｎ）、Ｂ（ｎ）に変換した後、マルチプレクサ４４によりビット数の少ない８ビットの分割信号Ｄｏｕｔに変換し、パラレル／シリアル変換器４６で１ビットのシリアル信号Ｓｏｕｔとして信号処理回路４０に出力する。 - 特許庁
  • An operating clock signal CLK80 of four-fold frequency of the main clock signal is generated from a clock generating circuit 47 and the input data of respective colors are converted to a serial data by an input circuit 44, subjected to prescribed image processing in a serial image processing circuit 45 and returned to parallel data by an output circuit 46.
    クロック発生回路４７からは、メインクロック信号の４倍の周波数で動作クロック信号ＣＬＫ８０が発生され、各色の入力データは、入力回路４４で直列に変換され、シリアル画像処理回路４５で順次所定の画像処理が施され、出力回路４６で並列に戻される。 - 特許庁
  • To provide a photonic crystal optical bit memory which captures serial data into resonators one bit-by-one bit, converts the serial data into parallel data without using wavelength conversion, and reads the data captured into the resonators as a pulse train, and to provide a photonic crystal optical bit memory array.
    本発明の目的は、波長変換を介さず、シリアルデータを１ビット毎に共振器に取り込み、シリアルデータをパラレルデータに変換し、共振器に取り込まれたデータをパルス列として読み出すことも可能にするフォトニック結晶光ビットメモリおよびフォトニック結晶光ビットメモリアレイを提供することを目的とする。 - 特許庁
  • The SATA I/F 50 makes a start of (N+1)th (wherein N is a positive integer) unit transfer next to Nth unit transfer on the serial ATA side wait until the Nth unit transfer of PIO (Programmed I/O) read on the parallel ATA side is completed after starting the Nth unit transfer on the serial ATA side when performing PIO read transfer.
    ＳＡＴＡＩ／Ｆ５０は、ＰＩＯリード転送を行う際に、シリアルＡＴＡ側の第Ｎ（Ｎは自然数）のユニット転送を開始した後、パラレルＡＴＡ側のＰＩＯリードの第Ｎのユニット転送が完了するまで、シリアルＡＴＡ側の前記第Ｎのユニット転送の次の第（Ｎ＋１）のユニット転送の開始を待たせる。 - 特許庁
  • Therefore, the second signal lines 11a-11d with large width dimension are used for high-speed serial transfer, while the first signal lines 11e-11h with small width dimension are used as signal lines for serial transfer with low transfer rate, compared with the second signal lines 11a-11d, or signal lines for parallel transfer.
    このため、幅寸法の広い第２信号線１１ａ〜１１ｄを高速シリアル転送に用い、幅寸法の狭い第１信号線１１ｅ〜１１ｈについては、第２信号線１１ａ〜１１ｄに比して転送速度が遅いシリアル転送用の信号線、あるいはパラレル転送用の信号線として用いる。 - 特許庁
  • Serial data DT1 to DT3 to be transmitted include a first data term (display term) TDSPL and a second data term (blank term) TBLNK, and a reference clock REFCLK to be transmitted in parallel with the serial data DT1 to DT3 has a different duty ratio for the first data term from that for the second data term.
    伝送すべきシリアルデータＤＴ１〜ＤＴ３は第１のデータ期間（表示期間）ＴＤＳＰＬと第２のデータ期間（ブランク期間）ＴＢＬＮＫとを含み、シリアルデータＤＴ１〜ＤＴ３と並列に伝送される参照クロックＲＥＦＣＬＫは、第１のデータ期間と第２のデータ期間とでデューティ比が異なる。 - 特許庁
  • In the respective nodes #1 to #7, a bus IF part 200 converts parallel data output from a CPU 202, a cache memory 204 or a memory 206 to serial data, and further converts electric data to optical signal, and transfers the same to another node through a serial signal bus 30 of an optical bus 2.
    各ノード＃１〜＃７において、バスＩＦ部２００は、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６から出力されるパラレル形式のデータをシリアル形式のデータに変換し、さらに、電気的なデータを光学的な信号に変換し、光バス２のシリアル信号バス３０を介して他のノードに対して転送する。 - 特許庁
  • To acquire adequate parallel data by each reception circuit in an exposure device which outputs each exposure image data prepared by an image processor provided in each of exposure heads, converts each parallel data into serial data to be transmitted from a transmission circuit, receives the data by a reception circuit provided for each exposure head to be converted into parallel data, and inputs the parallel data to each exposure head to perform an exposure.
    複数の露光ヘッドにそれぞれ設けられた画像処理部によって作成された各露光画像データをパラレルデータとして出力し、その各パラレルデータをシリアルデータに変換して送信回路から送信し、各露光ヘッド毎に設けられた受信回路において受信してパラレルデータに変換し、そのパラレルデータを各露光ヘッドに入力して露光を行う露光装置において、各受信回路において適切なパラレルデータを取得する。 - 特許庁
  • An inverter oscillation circuit is grounded from an output terminal 2 of an inverter 1 whose input and output are connected by a high resistor R1 through a capacitor C1 by serially connecting a parallel tuner circuit configured by parallel connecting a capacitor C2 and an inductor L1, and grounded by parallel connecting diodes D1 and D2 from a connecting point of the serial connection to make their polarities mutually different.
    このインバータ発振回路は、入出力間を高抵抗Ｒ１により接続したインバータ１の出力端子２より、コンデンサＣ１を介してコンデンサＣ２とインダクタＬ１を並列接続した並列同調回路を直列接続して接地し、この直列接続の接続点よりダイオードＤ１、Ｄ２を互いに極性を異なるように並列接続して接地する。 - 特許庁
  • Slave stations 11 to 15 include parallel input information to be returned to a master station 10, detect state change between parallel input information content returned to the station 10 through communication execution and parallel input information content after the communication execution, generate a slave station communication request signal based on a detection output and returns it as a serial communication request to the station 10.
    従局１１〜１５は、主局１０に返送するための並列入力情報を含み、通信実行により主局１０に返送した並列入力情報内容と通信実行後の並列入力情報内容との状態変化を検出し、検出出力に基づき従局通信要求信号を生成し、シリアル通信要求として主局１０に返す。 - 特許庁
  • In the case of shifting from a serial storage mode for storing data in series in a plurality of storage devices 10 connected to the control means 1 to a parallel storage mode for storing the same data in parallel in these storage devices 10, the control means 1 stores the same data in the parallel storage mode without initializing all the storage devices 10.
    制御手段１と接続する複数の記憶装置１０に対して直列的にデータを記憶する直列記憶モードから、前記複数の記憶装置１０に対して並列的に同一データを記憶する並列記憶モードに移行する際に、前記制御手段１は前記全ての記憶装置１０に対して初期化せずに前記並列記憶モードで同一データを記憶する。 - 特許庁
  • Moreover, the device is provided with the serial connection of a pre-compensator 107 with a non-linear amplifier 106 on the first parallel amplifying branch, and the pre-compensator compensates the non-linearity of the non-linear amplifier.
    更に、該装置は、該第１並列増幅枝路に前置補償器（１０７）と非線形増幅器（１０６）との直列接続を有し、前記前置補償器は前記非線形増幅器の非線形性を補償するようになっている。 - 特許庁
  • To provide a wired driving device capable of realizing driving control over a load while a controller has the same circuit constitution irrelevantly to which of serial constitution and parallel constitution a remote control unit connected to the controller by wire has.
    コントローラに有線接続するリモコン装置がシリアル構成であるかパラレル構成であるかに関係なく、前記コントローラを同一の回路構成として負荷の駆動制御を実現できる有線駆動装置を提供する。 - 特許庁
  • To process a plurality of processes at pieces of network-connected equipment in a cooperative manner by setting serial/parallel-combined processing order of the plurality of processes to be applied to document data.
    文書データに施すべき複数の処理の処理順序を直列的及び並列的に組み合わせ可能に設定することができ、ネットワーク接続された各機器に対して複数の処理を連携して処理させる。 - 特許庁
  • Print data of each print timing and stop pulse data based on the status of the next print data are output one by one from a data processing part 2 and all channels of each printhead are fetched in a serial parallel converting circuit 12.
    各印字タイミングの印字データと、次の印字データの状態にもとづくストップパルスデータとがデータ加工部２から順次出力され、それぞれ印字ヘッドの全チャンネル分、シリアルパラレル変換回路１２に取り込まれる。 - 特許庁
  • To provide a solar cell panel easily effecting various works such as the change of serial or parallel connection of solar cell modules, individual confirmation of the output of the solar cell modules, the exchange of the solar cell modules.
    太陽電池モジュールの直並列接続の変更、個別の太陽電池モジュールの出力確認、太陽電池モジュールの取り替えなどの各種作業を容易に行なうことができる太陽電池パネルを提供する。 - 特許庁
  • To provide a parallel/serial conversion device for performing high level signal transmission while reducing the number of signal lines.
    本発明は、信号線の数を削減しつつ、高度な信号伝達を行うパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体に関する。 - 特許庁
  • When the inhibit signals 44 and 74 are inputted, one common memory (dual port memory) 2 waiting for access to the memory is used to avoid the bus fight of parallel data, and serial data can be transmitted and received at the same time.
    これら禁止信号４４、７４が入力されているときは、メモリへのアクセスを待つ１個の共通メモリ（デュアルポートメモリ）２を使用してパラレルデータのバスファイトを回避し、シリアルデータの同時送受信動作を可能にする。 - 特許庁
  • Based on the coupling form, the optical quantization/coding device (40) is composed of a plurality of N bit optical quantization/coding devices (42) which are coupled to the respective channel outputs of the optical serial-parallel conversion apparatus 30.
    この結合形態に基づき、光量子化・符号化装置（４０）は光シリアル−ラルパラレル変換装置３０の各チャンネル出力にそれぞれ結合する複数のＮビット光量子化・符号化器（４２）で構成される。 - 特許庁
  • At the same time as the current control is performed with the serial inverter 32, a parallel inverter 31 performs voltage control by making a load voltage V_L match with a reference voltage V_REF to compensate a load voltage distortion.
    また、この直列型インバータ３２による電流制御と同時に並列型インバータ３１によって、負荷電圧Ｖ_Lを基準電圧Ｖ_REFに一致させて負荷電圧ひずみを補償するように電圧制御を行う。 - 特許庁
  • Then, the serial data WDATA are converted into parallel data by generating output signals of D flip-flops F/F2, F/F3, F/F5, F/F6 respectively as control signals W1, W2, D1, D2.
    そして、ＤフリップフロップＦ／Ｆ２・Ｆ／Ｆ３・Ｆ／Ｆ５・Ｆ／Ｆ６の出力信号をそれぞれ制御信号Ｗ１・Ｗ２・Ｄ１・Ｄ２として生成することにより、シリアルデータＷＤＡＴＡをパラレルデータに変換する。 - 特許庁
  • A start/stop bit detecting circuit 3 detects the bit position right after character data t3 as a stop bit t2 and outputs it to a serial-parallel converting circuit 4 successively to the character data t3 when the data are '0'.
    スタート／ストップビット検出回路３は、ストップビットｔ２として、キャラクタデータｔ３直後のビット位置を検出し、そのデータが“０”である場合には、キャラクタデータｔ３に続けてシリアル／パラレル変換回路４に出力する。 - 特許庁
  • The mobile object communication terminal and the serial-parallel analog-digital conversion circuit 100 have comparators 120A to 120C for a compensation and a series resistance row 121 for the compensation capable of reducing the offset-voltage error.
    移動体通信端末及び直並列アナログデジタル変換回路１００は、オフセット電圧誤差を減少することができる補償用比較器１２０Ａ〜１２０Ｃ並びに補償用直列抵抗列１２１を備えている。 - 特許庁
  • To provide an integrated circuit which performs parallel-serial conversion of data and outputs the data in a simple constitution, regardless of whether the number of pieces of data outputted in response to one command is 2^N or not.
    １つのコマンドに応答して出力されるデータが２^Ｎ個の場合と２^Ｎ個でない場合との何れの場合でも、簡単な構成でデータを並列−直列変換して出力する集積回路を提供する。 - 特許庁
  • The image data input from a high-order device is subjected to predetermined image processing by an image processing device 512 mounted in the image processing board 510, and thereafter serialized by the parallel/serial converting section 511.
    上位装置から入力された画像データは、画像処理基板５１０に実装されている画像処理デバイス５１２によって所定の画像処理が行われた後に、パラレル／シリアル変換部５１１によってシリアル化される。 - 特許庁
  • Parallel with this transmission, a CPU 40 of the second control board 32 sequentially reads the address data of the latter half from a flash memory 36 and transmits them through a UART 38 and the serial line 60 to the first control board 12.
    これと並行して、第２制御板３２のＣＰＵ４０は、フラッシュメモリ３６から後半部分のアドレスデータを順次リードし、第１制御板１２に対してＵＡＲＴ３８およびシリアル回線６０を介して送信する。 - 特許庁
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