「Serial-Parallel」を含む例文一覧(1300)

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  • A serializer 17 converts a parallel test pattern signal, which is output from a pattern generator 20 according to a clock signal CLK1 during a test mode period, into a serial signal and outputs the serial signal from an output buffer 16 to an external loopback pass on the part of a test jig.
    シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。 - 特許庁
  • On-vehicle equipment on the transmitting side performs multilevel modulation of a serial signal to four modulation wave signals by a serial/parallel conversion circuit 32, detects the amplitude of each modulation signal by a switching circuit 33 and transmits the detected amplitude by converting it into analog.
    送信側車載機器は、シリアル／パラレル変換回路３２でシリアル信号を４つの変調波信号に多値変調し、スイッチ回路３３で各変調波信号の振幅を検出し、検出した振幅をアナログに変換して送信する。 - 特許庁
  • A high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 including at least a serial/parallel conversion circuit 40; a self-running clock generation circuit 70, a clock detection circuit 80, and an output mask circuit 90.
    高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁
  • The signals are permutated by a randomizer 104, processed by a discrete inverse Fourier transformer 105, converted into serial signals by a parallel/serial converter 106, orthogonally transformed by a transmitter 107, and then outputted from an antenna 115.
    その信号はランドマイザ１０４で並び方の順序が入れ替えられ、離散的逆フーリエ変換器１０５で処理され、パラレルシリアル変換器１０６でシリアル信号に変換され、送信機１０７で直交変調されてアンテナ１１５から出力される。 - 特許庁
  • If a first sampling frequency is lower than a second frequency, the input serial PCM digital signal is converted to a second serial PCM digital signal at the second frequency, up-sampled to a third frequency and converted to a parallel digital signal.
    第１のサンプリング周波数が第２の周波数よりも低い場合、第２の周波数で入力直列ＰＣＭデジタル信号を第２の直列ＰＣＭデジタル信号に変換し、第３の周波数にアップサンプリングし並列デジタル信号に変換する。 - 特許庁
  • To allow an original serial data signal to be correctly received based on a parallel data signal and a recovery clock signal outputted from SERDES in the case where the SERDES receives the serial data signal containing jitter by oversampling operation.
    ＳＥＲＤＥＳがジッタを含むシリアルデータ信号をオーバーサンプリング動作によって受信した場合に、ＳＥＲＤＥＳから出力されたパラレルデータ信号およびリカバリクロック信号に基づいて、もとのシリアルデータ信号を正しく受信できるようにすること。 - 特許庁
  • This photopolymerizer is so constituted that an aluminum material with a thickness of 2-5 mm is used for a mount board 2 for disposing the light emitting diode 1, a constant current circuit disposed in series and a serial circuit comprising the light emitting diode 1 are provided therein and the plurality of serial circuits are disposed in parallel to one another.
    発行ダイオード１を配置する取付板２に厚さ２〜５ｍｍのアルミ材を用い、又直列配線された定電流回路と発光ダイオード１から構成される直列回路を有し、複数の該直列回路を並列に配線する。 - 特許庁
  • The data writer comprises: a host 1 for transmitting writing data to a serial transmission line SC1; and targets 21 to 2n, connected with the serial transmission line SC1 in parallel, for writing the data transmitted from the host 1 in their respective memories.
    データ書き込み装置は、書き込み用のデータをシリアル伝送路ＳＣ１を介して送信するホスト１と、シリアル伝送路ＳＣ１に並列に接続され、それぞれが有するメモリにホスト１から送信されたデータを書き込むターゲット２１〜２ｎと、を備える。 - 特許庁
  • A DDC signal, a control signal and an audio signal are converted into serial signals by a parallel/serial converter 45 by using a clock signal of the DVI Standards, are subjected to electro-optical conversion and transmitted to the receiver 5 using another core wire of the optical fiber cable 6.
    ＤＤＣ信号、制御信号、音声信号はＤＶＩ規格のクロック信号を用いてパラレル／シリアル変換器４５でシリアル信号に変換し、これを電光変換して光ファイバケーブル６の別の心線を使って受信器５に伝送する。 - 特許庁
  • The format of the /etc/printcap file lets you specify what serial or parallel interface to use, and (if you are using a serial interface), what baud rate, whether to use flow control, delays for tabs, conversion of newlines, and more.
    /etc/printcap ファイルでは、シリアルかパラレルのインタフェースのどちらを使うのか、そして、(シリアルインタフェースを使う場合)そのボーレートはいくらであるか、フロー制御は使うのか、 タブのための遅延を加えるのか、改行文字を変換するかなどの指定をおこなうことができます。 - FreeBSD
  • The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30, having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70, a clock-detecting circuit 80, and an output mask circuit 90.
    高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁
  • An LED warning lamp control box 20 converts the serial signal inputted from the USB port 15 into a parallel signal to control illumination of an LED of an LED warning lamp 30 with the parallel signal.
    ＬＥＤ警告灯制御ボックス２０では、ＵＳＢポート１５から入力されたシリアル信号をパラレル信号に変換し、当該パラレル信号によってＬＥＤ警告灯３０のＬＥＤの点灯を制御する警告灯システムである。 - 特許庁
  • A noise eliminating filter 102 performs sampling with an oversample clock and a specific tap filter removes impulse noise; after effective data are sampled by received data sampling 902, the sample data are converted into a parallel signal by a serial-parallel converter 105.
    雑音除去フィルタ１０２でオーバーサンプルクロックによりサンプリングし、かつ所定のタップフィルタでインパルス雑音を除去して、受信データサンプリング９０２で有効データをサンプリングした後、シリアルパラレル変換器１０５でパラレル信号に変換する。 - 特許庁
  • A high-speed operation can be realized by utilizing a circuit configuration arranging serial bit strings into parallel that is characterized in a configuration to realize the encoding and decoding processing for each of parallel bits within one time clock at the same time.
    従って、シリアルなビット列をパラレルに配置する回路構成を用いることによって、各ビットをパラレルに同時に１タイムクロックで符号化処理、復号化処理を実現する構成を特徴とし、高速動作が実現される。 - 特許庁
  • An optional number of the transistor resistors in the Nch transistor resistors MR1 to MR6 can be connected in the form of a series, parallel or serial-parallel combination between the Pch transistor MP1 and the Nch transistor MN1.
    Ｎｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６のうち、任意の数のトランジスタ抵抗がＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１のドレイン間に直列、並列、あるいは直列並列組み合わせた形態で接続可能とされる。 - 特許庁
  • A parallel conversion section 2 applies parallel conversion to an input serial bit stream subjected to oversampling by an oversampling section 1, a data division section 3 divides the bit stream into groups corresponding to the number of oversampling times, and a word searching section 4 searches a reference word of the divided bit stream.
    オーバーサンプリング部１でオーバーサンプリングした入力シリアルビット列をパラレル変換し、データ分割部３でオーバーサンプリングの回数のグループに分割し、分割したビット列に対してワード検索部４で基準ワードの検索を行う。 - 特許庁
  • The serialized image data is transmitted to the exposure device 520 via a cable or the like, and restored to the parallel data in the exposure device 520 by the serial/parallel converting section 521, followed by transferred to a laser driving section 522 as a laser driving signal.
    シリアル化された画像データは、ケーブル等で露光装置５２０に伝送され、露光装置５２０において、シリアル／パラレル変換部５２１によってパラレルデータとされた後に、レーザ駆動信号としてレーザ駆動部５２２に渡される。 - 特許庁
  • The signal outputted from the serial/parallel converter 12 is divided into two bands: one is inputted to a first transmission block 20a and the other is inputted to a second transmission block 20b, respectively.
    このシリアルパラレル変換器１２から出力される信号は、２つの帯域に分割され、それぞれ第１送信ブロック２０ａ、第２送信ブロック２０ｂに入力される。 - 特許庁
  • A prescribed number of piezoelectric vibrators A1-A4, arranged in four concentric circles, are connected serially and such serial bodies 11-14 are parallel connected between the lines of voltage V.
    同心円状に４周に配列された圧電振動子Ａ１〜Ａ４を所定個数直列に接続し、この直列体１１〜１４を電圧Ｖのライン間に並列に接続する。 - 特許庁
  • To conduct selection of high quality having wide test coverage by switching in order a serial mode and a parallel mode to be operated, in a burn-in test using a static burn-in test device.
    スタティックバーインテスト装置を用いたバーインテストにおいて、シリアルモードとパラレルモードを順次切り替えて動作させることにより、テストカバレージの大きな高品質な選別を行なう。 - 特許庁
  • When the output value of the counter 32 is smaller than that of a register 33, an output of a comparator 34 becomes active, and a bit data is transmitted to a serial/parallel converter through a selector 35.
    カウンタ３２の値がレジスタ３３の値よりも小さいときは、比較部３４の出力がアクティブになり、セレクタ３５を介してシリアル／パラレル変換部にビットデータが伝達される。 - 特許庁
  • The secondary winding conductor is configured so as to have a topology structure including a serial connection and a parallel connection between the positive terminal and the negative terminal of an output port.
    二次巻線導体は、出力ポートのプラス端子とマイナス端子との間に直列接続及び並列接続を含むトポロジー構造を持つように構成される。 - 特許庁
  • To achieve a high speed for a reading operation in the data conversion function of an output circuit that converts parallel data into serial data and outputs the data to the outside.
    並列データを直列データに変換を行ってデータを外部に出力する出力回路のデータ変換機能の点において読み出し動作の高速化に資する。 - 特許庁
  • The booster block U1, a current dividing diode DS1, a polarity conversion circuit P1, and a serial connector of the booster capacitor C1 are connected to the main diode DM in parallel.
    増圧ブロックＵ１は、電流分配用ダイオードＤＳ１、極性変換回路Ｐ１、及び増圧コンデンサＣ１の直列接続体を主ダイオードＤＭに並列してなる。 - 特許庁
  • When receiving the 'link processing start reception' particular code from a serial / parallel conversion circuit 614 via a decoder 615, the link processing sequencer 110 reaches a link establishing state.
    リンク処理シーケンサ１１０は、シリアル→パラレル変換回路６１４からデコーダ６１５を介して「リンク処理開始受信」特殊コードを受信すると、リンク確立状態とする。 - 特許庁
  • To provide a serial-parallel conversion circuit which can reduce a circuit scale while coping with a plurality of transmission rates having a relation of N times (N is an integer equal to or larger than 2).
    Ｎ倍（Ｎは、２以上の整数）の関係にある複数の伝送レートに対応しつつ、回路規模の削減を図ることが可能なシリアルパラレル変換回路を提供する。 - 特許庁
  • A MIMO modulator 107 carries out serial parallel conversion of the rearranged second transmission data to form a plurality of data streams, and modulates the plurality of data streams.
    ＭＩＭＯ変調部１０７は、並び替えられた第二の送信データをシリアルパラレル変換することにより複数のデータストリームを生成し、複数のデータストリームを変調する。 - 特許庁
  • A serial data signal obtained by A/D conversion at speed twice as much as modulation speed is S/P-converted so that a data ratio becomes 1:2 and a parallel data signal at modulation speed is obtained.
    変調速度の２倍でＡ／Ｄ変換して得られるシリアルデータ信号をデータ比が１：２となるようにしてＳ／Ｐ変換し、変調速度のパラレルデータ信号とする。 - 特許庁
  • A net-cue signal generating device 200 extracts a clock 205 from a serial-parallel conversion circuit 203 and supplies it to a data memory part 213 and an address control counter 217.
    ネットキュー信号生成装置２００は、シリアル・パラレル変換回路２０３からクロック２０５を抽出し、これをデータメモリ部２１３とアドレス制御カウンタ２１７に供給する。 - 特許庁
  • To provide a motor driving device adaptable even in the case that operation instruction information inputted from a host device is in either a serial data format or a parallel data format.
    上位装置から入力される動作指令情報がシリアルデータ形式及びパラレルデータ形式のいずれの場合であっても対応可能なモータ駆動装置を提供する。 - 特許庁
  • To provide deserializer circuitry that can convert serial data to parallel data for a number of different protocols and over a wide range of data rates.
    多数の異なるプロトコルに対して、および広範囲のデーターレートに対して、シリアル形式のデータをパラレル形式のデータに変換することが可能な、デシリアライザ回路網を提供する。 - 特許庁
  • When a camera is in a serial photographing condition, comparison operation between an angular velocity meter and an accelerometer is not carried out, but using a previous mean operation value and the like, parallel shaking is corrected.
    カメラが連続撮影状態の時には角速度計と加速度計との比較演算を行わず、それまでの平均演算値などを用いて平行ブレの補正を行う。 - 特許庁
  • When the CPU 10 is in the sleep mode, a parallel/serial conversion circuit 40 detects state changes of the switches 51-54, and notifies the CPU 10 about the state changes by an interrupt.
    またＣＰＵ１０がスリープモードの場合、パラレル／シリアル変換回路４０がスイッチ５１〜５４の状態変化を検出し、割り込みによりＣＰＵ１０へ状態変化を通知する。 - 特許庁
  • A failure in one of speakers 7, 8 can be detected with a single failure detection circuit by disposing the serial impedance 61 between the drive circuit 12 and a parallel connection part 11.
    直列インピーダンス６１を駆動回路１２と並列接続部１１との間に置くことで、スピーカ７，８の片方故障も単一の故障検出回路で検知できる。 - 特許庁
  • A 1 to n serial parallel conversion circuit 113 synchronously receives n-multiple data 111 with a system clock 112 and separates the data 111 into 1st-n-th separated data 1141-114n.
    ｎ多重データ１１１はシステムクロック１１２に同期して１対ｎ直並列変換回路１１３に入力されて、第１〜第ｎの分離データ１１４_1〜１１４_nに分離される。 - 特許庁
  • The data control parts 30a, 30b, 30c and 30d perform the serial-parallel conversion by shifting by the corrected number of bits from the previously set number of bits at predetermined timing, respectively.
    データ管理部３０ａ、３０ｂ、３０ｃ、３０ｄは、それぞれ、所定のタイミングで、予め定められたビット数から補正ビット数シフトしてシリアル・パラレル変換する。 - 特許庁
  • The parallel-serial converter 100 includes: a conversion circuit 110: a flip-flop circuit 120; a generation circuit 130; a detection circuit 140; and a control circuit 150.
    パラレル−シリアル変換器１００は、変換回路１１０と、フリップフロップ回路１２０と、生成回路１３０と、検出回路１４０と、制御回路１５０と、を備えている。 - 特許庁
  • An SO terminal of an ASIC 3 for converting signals input in parallel from a plurality of external devices into a serial state and an SI terminal of a microcomputer 2 are interconnected through a signal line.
    複数の外部機器からパラレルに入力される信号をシリアルに変換するＡＳＩＣ３のＳＯ端子とマイコン２のＳＩ端子とを信号線により接続する。 - 特許庁
  • The data transmitting/receiving system includes: a sending data generation section 10 that outputs serial data by performing exclusive OR operation of 2-bit parallel data D0 and D1 whose specific phase is previously shifted.
    予め特定の位相ずれた２ビットのパラレルデータＤ０，Ｄ１を排他的論理和演算してシリアルデータを出力する送信データ生成部１０を有する。 - 特許庁
  • In addition to the monitor signal, an identifier information TAG showing a format of conversion from the parallel signal to the serial signal is output from the external terminal of the integrated circuit 10.
    該モニタ信号と共に、パラレル信号からシリアル信号への変換のフォーマットを示す識別子情報ＴＡＧを集積回路１０の外部端子から出力する。 - 特許庁
  • To provide a semiconductor integrated circuit device which enables inspection of high-speed operation circuits such as a serial parallel conversion circuit etc. by a general semiconductor integrated circuit inspection device.
    一般的な半導体集積回路検査装置によるシリアルパラレル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供すること。 - 特許庁
  • To provide the serial string of solar battery modules for obtaining a desired voltage, even at the time of using a small-sized solar battery module and easily performing parallel connection work.
    小型の太陽電池モジュールを用いても所望の電圧が得られ、しかも並列接続作業を簡単に行える太陽電池モジュールの直列ストリングを提供する。 - 特許庁
  • To provide a semiconductor integrated circuit device capable of inspecting a high-speed operation circuit such as a parallel/serial converting circuit by a common semiconductor integrated circuit inspecting device.
    一般的な半導体集積回路検査装置によるパラレルシリアル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供すること。 - 特許庁
  • The gigabit Ethernet signals 3a, 4a are fed to optical transceivers 11, 12, serial parallel circuits 13, 14, and elastic smoothers 15, 16, where the clock speed is adjusted.
    ギガビットイーサネット信号３ａ、４ａが光トランシーバ１１、１２、直並列回路１３、１４およびエラスティックスムーサー１５、１６に送られて、クロック速度の調整が行われる。 - 特許庁
  • The transmission data generating circuit 6 receives the PB tone data L8 and the timing enable signal L5, applies speed conversion to the PB tone data by means of parallel/serial conversion and transmits the resulting data.
    送出データ生成回路６は、ＰＢ音データＬ８とタイミングイネーブル信号Ｌ５を受信し、ＰＢ音データをパラレルからシリアルに速度変換して送出する。 - 特許庁
  • The variable attenuator 20 can continuously vary attenuation quantity, while satisfying the impedance matching condition by serial control current I1 and parallel control current I2.
    可変減衰器２０は、直列制御電流Ｉ１及び並列制御電流Ｉ２によりインピーダンスの整合条件を満足しつつ減衰量が連続的に可変可能である。 - 特許庁
  • The optical signal processing device is made through improving on the optical signal processing device for converting the optical signals of serial pulse trains with a transmission rate N by using the electrical signals of parallel pulse trains.
    本発明は、伝送速度Ｎのシリアルなパルス列の光信号をパラレルなパルス列の電気信号に変換する光信号処理装置に改良を加えたものである。 - 特許庁
  • The transistors TP and TN are turned on in the high-speed serial interface mode and are turned off in the parallel interface mode, based on the voltage from the receiver circuit power terminal VDDA.
    トランジスタＴＰ、ＴＮは、レシーバ回路用電源端子ＶＤＤＡからの電圧に基づいて、高速シリアルインターフェースモードにおいてオンし、パラレルインターフェースモードにおいてオフする。 - 特許庁
  • The parallel-serial conversion unit 22 forms a signal frame in a form in which a signal is included at a beginning by firstly processing the signal whose constraint on timing is severe.
    パラレルシリアル変換部２２は、タイミング上の制約が厳しい信号を最初に処理することにより、その信号が最初に含まれる形で信号フレームを形成する。 - 特許庁
  • Then the serial parallel conversion section 205 outputs the significant factors decoded by the pipeline in combination with the nonsignificant factors in response to the received factor identification signal.
    そしてシリアルパラレル変換部205で伝送された係数識別信号に応じて、パイプラインにより復号化された有意係数が非有意係数と組み合わされて出力される。 - 特許庁
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