「address decoding」を含む例文一覧(225)
＜前へ 1 2 3 4 5 次へ＞- The receiver includes an optical decoding part 32 which performs time sharing wavelength hop optical coding to the address information, and output of the optical decoding part is input to a threshold processing circuit 40.
受信装置はアドレス情報を時間分割波長ホップ光復号化する光復号部32を具えており、光復号部の出力は閾値処理回路40に入力される。 - 特許庁 - When reading and decoding of the block by each column, the address information and the cumulative value are updated to attain reading and decoding of the block of a succeeding column.
そして、列ごとにブロックの読出し及び復号が行われると、前記位置情報及び累算値を更新して、次の列のブロックの読み出し及び復号を可能にする。 - 特許庁 - With respect to the semiconductor integrated circuit incorporating a data cache and the at-speed test method thereof, decoding is executed without considering fixed bits to map a plurality of addresses of the data cache to one address of a on-chip memory per prescribed address unit when address decoding of the data cache is performed.
ここに開示されたデータキャッシュが内蔵した半導体集積回路およびそれの実速度テスト方法は、データキャッシュのアドレスデコーディング時、一定ビットを考慮しなくデコーディングを実行して、データキャッシュの複数個のアドレスを所定のアドレス単位ごとにオンチップメモリの一つのアドレスにマッピングさせる。 - 特許庁 - At the same time when a decoding signal is generated by decoding an address input signal by a decoder 16, a detecting signal is generated by detecting the transition of the address input signal by an address transition detecting circuit 12, and a word enable-signal is made into active state by a control circuit 14 according to this detecting signal.
デコーダにより、アドレス入力信号をデコードしてデコード信号を発生するのと同時に、アドレス遷移検出回路により、アドレス入力信号の遷移を検出して検出信号を発生し、この検出信号に応じて、コントロール回路により、ワードイネーブル信号をアクティブ状態とする。 - 特許庁 - A DMA control part 9 makes the DMA address of a reference line of a data buffer (storage means) 8 follow the DMA address of an encoding line or makes the DMA address of the reference line of the data buffer 8 follow the DMA address of a decoding line.
ＤＭＡ制御部９が、データバッファ（記憶手段）８の参照ラインのＤＭＡアドレスを符号化ラインのＤＭＡアドレスに追従させたり、データバッファ８の参照ラインのＤＭＡアドレスを復号化ラインのＤＭＡアドレスに追従させたりする。 - 特許庁 - Thus, the decoding is started for the line address and the column address from the time the clock is still L and the decoding can be finished, before the clock cycle starts for various operations, and the clock periods can be shortened for various operations to conduct reading/writing at high speed.
これにより、クロックがＬの時より、行アドレス及び列アドレスのデコードを開始するため、各動作クロックサイクルの立ち上がりには、デコードを終了でき、動作クロック周期が短くでき、リード・ライトを高速に行うことができる。 - 特許庁 - In the case of reverse reproduction, a buffer management section 110 supplies only data of a required frame for data decoding from the bit buffer 102 to a decoding section 105 on the basis of the head address of each frame stored in the address storage section 106.
逆再生時には、バッファ管理部１１０が、前記アドレス保持部１０６に記憶された各フレームの先頭アドレスに基いて、データデコードに必要なフレームのデータのみをビットバッファ１０２からデコード部１０５に供給する。 - 特許庁 - Also, prior to timing of activation of a clock signal, access signals such as a command signal, an address signal, and the like are transmitted to a command decoding circuit 20, pre-decoding circuits 31-33, and a redundant control circuit 60, and pre-decoding operation and redundancy judgement are performed.
また、クロック信号の活性化タイミングに先立って、コマンド信号、アドレス信号等のアクセス信号は、コマンドデコード回路、プリデコード回路および冗長制御回路に伝達され、プリデコード動作および冗長判定が実行される。 - 特許庁 - A transistor 35 is connected to a decoding circuit 29 to which a block address signal is supplied in each block decoder 12.
各ブロックデコーダ１２は、ブロックアドレス信号が供給されるデコード回路２９と直列にトランジスタ３５が接続されている。 - 特許庁 - A driver 1 activated by a X decoder decoding a row address drives simultaneously four word lines 21-24.
ロウアドレスをデコードするＸデコーダによって活性化されるドライバ１は、４本のワード線２_1 〜２_4 を同時に駆動している。 - 特許庁 - Addresses of each memory cell MC constituting a memory cell array are selected by decoding the address signal by a decoder.
このアドレス信号をデコーダでデコードすることにより、メモリセルアレイを構成する各メモリセルＭＣのアドレスが選択される。 - 特許庁 - Each of a display driver 12 and a key input driver 16 determines the row address of an LED display circuit 15 or a key input circuit 17 by decoding the line address, and carries out matrix driving according to the column data and the row address.
表示用ドライバ１２やキー入力ドライバ１６はラインアドレスのデコードでＬＥＤ表示回路１５やキー入力回路１７の行アドレスを決定し、列データと行アドレスによるマトリックス駆動を行う。 - 特許庁 - An address decoder includes input terminals for inputting address data of a prescribed number of bits and output terminals in the number smaller than the total number obtained by decoding the whole bit patterns of the address data of the prescribed number of bits.
アドレスデコーダには所定ビット数のアドレスデータを入力する入力端子と、所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子を設ける。 - 特許庁 - A former structure accessing a tag memory cell and a data memory cell by decoding a retrieving address in the effective address is changed by obtaining the effective address from address calculation of the load command processing, and a new structure directly accessing the tag memory cell and the data memory cell is introduced by foreseeing whether the retrieving address is effective or not without the address calculation.
ロ−ド命令処理におけるアドレス計算から実効アドレスを得て、この実効アドレス中の索引アドレスをデコ−ドしてからタグメモリセルやデ−タメモリセルにアクセスする従来の構成を改め、索引アドレスが有効になるかどうかをアドレス計算を行わずに先見するとこで直接タグメモリセルやデ−タメモリセルにアクセスする構成にする。 - 特許庁 - An image address bus 123 and an image data bus 124 connect an image encoding/decoding unit 801 and an image display part 901.
画像アドレスバス１２３及び画像データバス１２４は、画像符復号化ユニット８０１と画像表示部９０１とを接続する。 - 特許庁 - That is, a given address signal is decoded directly by a decoding circuit D, and a memory cell is activated in accordance with this decoded result.
すなわち、与えられたアドレス信号をデコード回路Ｄで直接デコードし、このデコード結果に応じてメモリセルを活性化する。 - 特許庁 - Otherwise, when a ciphered pattern is included in the address, a processing according to a command obtained by decoding the pattern is performed.
あるいは、アドレスに暗号化されたパターンが含まれている場合には、該パターンを復号して得られたコマンドに従った処理を行う。 - 特許庁 - The transmitter registers the mail address of the receiver and the password for decoding in the repeater system by a method whose secrecy is high.
送信者は受信者のメールアドレスと共に復号用パスワードを中継装置に秘匿性の高い方法により登録する。 - 特許庁 - The method for general-purpose variable length decoding employs a general-purpose variable length decoding function that converts a variable length code table into a variable length decoding code table and a control table, where the code table is a matrix consisting of entries (length and pattern) and the control table designates and address to a coding entry in the code table.
可変長の符号表を可変長復号の符号表と制御表に変換する汎用可変長復号機能であって、符号表はエントリ（長さ、パターン）の配列であり、制御表は符号表内の符号化エントリをアドレス指定する。 - 特許庁 - An address table producing part 12 produces an address table for mapping by respectively making a separating address of a decoder for decoding an input signal supplied to this circuit correspond to the plurality of modules divided by the module dividing part 11.
アドレス表作成部１２は、この回路に供給される入力信号をデコードするデコーダの分別アドレスをモジュール分割部１１により分割された複数のモジュールそれぞれに対応させてマッピングするためのアドレス表を作成する。 - 特許庁 - Error correction-coded address information is recorded on a recording medium of a second version, and the address information is deformed to be recorded so as to disable address decoding in a reproducing device not compatible with the recording medium of the second version.
第２のバージョンの記録媒体には、エラー訂正符号化されたアドレス情報が、第２のバージョンの記録媒体に非対応の再生装置ではアドレス復号が不能となるように変形処理されて記録されるようにする。 - 特許庁 - A decoding apparatus calculates an address latch control signal and an internal address under control by an output signal from an address latch section, and prevents delay between an address received by the decoder and a decoder control signal by enabling the decoder responding to a generated decoder control signal.
デコーディング装置は、アドレスラッチ部からの出力信号による制御下で、アドレスラッチ制御信号と内部アドレスとを演算し、発生したデコーダ制御信号に応答してデコーダをイネーブルさせることにより、デコーダが受信するアドレスとデコーダ制御信号間の遅延を防止することができる装置である。 - 特許庁 - The redundant circuit is provided with a redundant decoding circuit which selectively maintains an address of the defective memory cell in the memory device, receives an input address and generates an output signal having a value indicating whether or not the input address corresponds to the address of the defective memory cell.
本発明の冗長回路は、メモリ装置内の欠陥性メモリセルのアドレスを選択的に維持し、入力アドレスを受取り且つその入力アドレスが欠陥性メモリセルのアドレスに対応するか否かを表わす値を有する出力信号を発生する冗長デコード回路を有している。 - 特許庁 - A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.
破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁 - The variable length decoder obtains a candidate of an address, for a succeeding variable length code, while decoding one variable length code and selects one of the address candidates with respect to the succeeding variable length codes, on the basis of the succeeding variable code length to output it to a decoding table RAM.
１つの可変長符号の復号中に、次の可変長符号に対するアドレスの候補を求め、求められた可変長符号の符号長より、次の可変長符号に対するアドレスの候補の中から１つを選んで復号テーブルＲＡＭへ出力する。 - 特許庁 - A CondTerm creation unit 170 creates a conditional flag based on the decoding result of a CABAC (Context-Adaptive Binary Arithmetic Coding) decoding unit 160, and overwrites it on the address X of the peripheral macro block information holding unit 120.
ＣｏｎｄＴｅｒｍ生成部１７０は、ＣＡＢＡＣ復号部１６０による復号結果に基づいて条件フラグを生成して、周辺マクロブロック情報保持部１２０のアドレスＸに上書きする。 - 特許庁 - This device comprises a row decoding circuit 12 and a column decoding circuit 13, a circuit reading out stored data in a memory cell and changing it, a memory matrix 14 which can store a fault row address, and a control circuit.
行デコーディング回路１２および列デコーディング回路１３と、メモリセルに記憶されたデータを読み出し変更する回路と、故障した行アドレスを記憶できるメモリマトリックス１４および制御回路とを含む。 - 特許庁 - For reproduction of read-only information such as address information recorded by groove wobbling, viterbi decoding is used for decoding an information word represented by a plurality of phase changes of wobbling.
グルーブのウォブリングによって記録されているアドレス情報等の再生専用情報の再生において、ウォブリングの複数の位相変化によって表される情報語の復号に最尤復号を用いる。 - 特許庁 - Thereby, decoding processing can be started without waiting for the time when a value of a base address is decided, and the whole access speed is increased.
これにより、ベースアドレスの値が確定するまで待つことなくデコード処理を開始することができ、全体のアクセス速度が向上する。 - 特許庁 - In an information recording and reproducing device, when the recording to an RMD#3 is failed (c), a CPU selects a first address signal detecting section and a decoding section of a reproducing process section.
ＲＭＤ＃３への記録が失敗した場合（ｃ）、ＣＰＵは再生処理部の第１アドレス信号検出部・復号部を選択する。 - 特許庁 - By providing cutting sections at prescribed crossing points of the address electrode lines, MOS type transistors are realized at the cutting sections, and a row address decoding logic circuit, in which MOS type transistors are arranged in serial on a single address electrode line, is constituted.
アドレス電極ラインの所定の交叉点に切断部を設けることによって、該切断部にＭＯＳ型トランジスタを実現し、一本のアドレス電極ライン上にＭＯＳ型トランジスタを直列に配置した行アドレスデコード用の論理回路を構成する。 - 特許庁 - Consequently, the internal address is incremented on the basis of the start address, and a period for reading each word contained in the following 4-word block BLK# can be secured at least, and decoding processing or the like of the following input address in the period can be performed.
これに伴い、スタートアドレスに基づきインクリメントされ、最低限次の４ワードブロックＢＬＫ＃に含まれる各ワードを読出すための期間を確保することができ、その間に次の入力されるアドレスのデコード処理等を実行することができる。 - 特許庁 - An extended board 200 is provided with a CPU 201 and an address decoding circuit 202 which are of the same sorts as a CPU 101 and an address decoding circuit 102 mounted on a control board 100 and a signal line 101a or the like capable of selecting which is used of two CPUs or the like at the time of maintenance or fault diagnosis.
拡張ボード２００は、制御ボード１００上のＣＰＵ１０１やアドレス・デコード回路１０２と同一のＣＰＵ２０１やアドレス・デコード回路２０２を搭載し、メインテナンスや故障診断時には２つのＣＰＵ等の何れを使用するのかを選択できる信号線１０１ａ等を設ける。 - 特許庁 - Also, the CPU 10, when decoding the data Dn and obtaining branch instructions, reads data from a branch destination address Ab by the branch instructions instead of an address from which the data has to be next read, and makes the tester 2 inspect them.
また、CPU10は、データDnをデコードして分岐命令が得られた場合、次にデータを読み出すべきアドレスに代えて、前記分岐命令による分岐先アドレスAbからデータを読み出してテスタ2に検査させる。 - 特許庁 - The radio terminal 10 receives the packets with the first address and the second address as destinations, buffers the packets, performs diversity combination on the packets having the predetermined sequence control numbers, and performs decoding processing.
無線端末１０は、第１のアドレスおよび第２のアドレスを宛先とするパケットを受信してバッファリングし、所定のシーケンス制御番号を有するパケットをダイバーシチ合成して復号処理する。 - 特許庁 - In the case of decoding data, a start address of a designated start line is calculated from a count of the identification block and only required partial data can be decoded, then the decoding processing is executed at a high-speed in comparison with a conventional method that uses only the required partial data after decoding all the data.
復号化をする際には、指定された開始ラインの開始アドレスを識別ブロックのカウントから算出し、必要な部分のみを復号化することができるため、全てのデータを復号化してから必要な部分のみを使用する従来の方法と比較して復号化処理が高速に実行できる。 - 特許庁 - At the time of decoding, by means of memory arrangement on a macro block basis, address calculation necessary for one data transfer is reduced, and accordingly, data transfer efficiency can remarkably be shortened, and a decoding system performance is improved.
復号化の際、マクロブロック単位でのメモリ配列を行なうことにより、１回のデータ転送で必要となるアドレス計算が削減されるので、データ転送効率が著しく短縮し、復号システムのパフォーマンスが向上する。 - 特許庁 - In this constitution, as the shift operation is performed without arranging a decoding circuit decoding the address of the defective memory cell row, the area of the whole circuit is reduced, while the shift operation can be performed simply.
本構成においては、不良メモリセル行のアドレスをデコードするデコーダ回路を配置することなくシフト動作を実行するため回路全体の面積が縮小されるとともに、簡易にシフト動作を実行することができる。 - 特許庁 - In the adjacent network node, the decoding part performs optical decoding, and an optical pulse string in the same shape as that of an optical pulse string before being subjected to optical encoding is reproduced to recognize address information in the network node to be the starting point.
隣接のネットワークノードでは、復号部で光復号化されて、始点となるネットワークノードにおいて光符号化される前の光パルス列と同一形状の光パルス列が再生されアドレス情報が認識される。 - 特許庁 - The microcomputer having a ROM 10 with stored program data is provided with an address decoder 20 decoding address data from a program counter 30 and outputting a signal for selecting the address of the ROM 10, and an address setting means which compulsorily sets output data of the address decoder 20 to a specified address based on a signal from CPU 40, which shows that the microcomputer becomes a standby state.
プログラムデータが格納されたＲＯＭ１０を有するマイクロコンピュータにおいて、プログラムカウンタ３０からのアドレスデータを解読して、ＲＯＭ１０のアドレスを選択するための信号を出力するアドレスデコーダ２０と、マイクロコンピュータがスタンバイ状態に入ったことを示すＣＰＵ４０からの信号に基づいて、アドレスデコーダ２０の出力データを強制的に特定アドレスに設定するアドレス設定手段とを設けた。 - 特許庁 - This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.
組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁 - A PXD decoding section 34 acquires address data of a prescribed line from the address storage memory 32 in accordance with the control of a control microcomputer 11, reads pixel data out of the PXD storage memory 33, based on the acquired address data, and decodes the read-out pixel data.
ＰＸＤデコード部３４は、制御マイコン１１の制御に応じて、アドレス格納メモリ３２から、所定のラインのアドレスデータを取得し、取得したアドレスデータに基づいて、ＰＸＤ格納メモリ３３から、ピクセルデータを読み出し、読み出したピクセルデータを復号する。 - 特許庁 - The image processing apparatus includes: a decoding means for reading coded data from a code storage means in the unit of a block according to a read address generated by a code reading address generating means and decoding and outputting the read coded data in the unit of a line; and an image processing means for applying image processing in the unit of a line to image data decoded by the decoding means.
本発明に係る画像処理装置は、符号読み込みアドレス生成手段で生成された読み込みアドレスに従って、符号記憶手段から符号データをブロック単位で読み込み、読み込んだ符号データをライン単位で復号化して出力する復号化手段と、復号手段で復号された画像データに対してライン単位で画像処理を行う画像処理手段とを備えている。 - 特許庁 - Since the normal user knows which address is encoded and which are not, in reading, decoded data can be outputted by issuing a decoding command and activating an integrated decoding circuit when reading data of the encoded address, and data as are without decoding can be outputted when reading data of the uncoded addresses.
そして，正規のユーザであれば，符号化されているアドレスと符号化されていないアドレスを知っているので，読み出し時においては，符号化されているアドレスのデータを読み出す時に復号化コマンドを与えて，内蔵された復号化回路を活性化して復号化されたデータを出力し，符号化されていないアドレスのデータを読み出す時は，復号化せずにそのままデータを出力することができる。 - 特許庁 - The method comprises: receiving an MPEG-2 TS; locating a URI in the TS; in response to the URI, accessing an address; in response to accessing the address, retrieving MPEG-4 resources; and, decoding the MPEG-4 resources.
ＭＰＥＧ−２ＴＳを受信し、ＴＳ内のＵＲＩを探し出し、ＵＲＩに応じて、アドレスにアクセスし、アドレスにアクセスすることに応じて、ＭＰＥＧ−４リソースを検索し、該ＭＰＥＧ−４リソースを復号化する。 - 特許庁 - An opening is formed at a predetermined intersection point and a diode is formed at the opening to constitute a logic circuit for row address decoding having one-side terminals of diodes arranged on one address electrode line in parallel.
所定の交叉点に開口部を設けることによって、開口部にダイオードを形成し、一本のアドレス電極ライン上にダイオードの一方の端子を並列に配置した行アドレスデコード用の論理回路を構成する。 - 特許庁 - A signal of one bit specified selectively and in a non-volatile state out of the address decoding signals AD0-ADn is transmitted to a gate of the discriminating transistor 230 through any of address setting fuses 225-1 to 225-n.
判定トランジスタ２３０のゲートには、アドレス設定ヒューズ２２５−１〜２２５−ｎのいずれかを介して、アドレスデコード信号ＡＤ０〜ＡＤｎのうちの選択的かつ不揮発的に指定された１ビットの信号が伝達される。 - 特許庁 - On the basis of a decode start command, data are successively read out from the top address of the already stored non-reference frame data and supplied to a decoder 22 to start decoding.
デコード開始指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、デコーダ２２に供給して、デコードを開始する。 - 特許庁 - Before detection and decoding of servo data such as a servo address mark (SAM) and Gray code data, if the DC shift exists, the DC shift is corrected using the equalization.
サーボ・アドレス・マーク（ＳＡＭ）およびグレイ・コード・データなどのサーボ・データの検出および復号の前に、ＤＣシフトが存在すれば、等化でＤＣシフトを補正する。 - 特許庁 - A normal row decoder 9 decodes a row address specified by the CPU 3 and selects any one of normal memory cell lines on the basis of a decoding result.
正規ロウデコーダ９は、ＣＰＵ３によって指定されたロウアドレスをデコードし、デコード結果に基づいて、いずれかの正規メモリセルの行を選択する。 - 特許庁
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