「address decoding」を含む例文一覧(225)
＜前へ 1 2 3 4 5 次へ＞- When a reading and writing bank address coincides with two different memory banks in the same memory bank group, the decoding unit receives a reading and writing address and generates two different row selection signals for reading and writing operation in the two different banks.
読取りおよび書込みバンク・アドレスが、同じメモリ・バンク・グループ内の２つの異なるメモリ・バンクと一致するとき、デコード・ユニットは、読取りおよび書込みアドレスを受け取り、２つの異なるバンク内の読取りおよび書込み動作のための２つの異なる行選択信号を生成する。 - 特許庁 - Register access from a CPU (system control microcomputer part) 110 to an LSB 125a in the control register 125 is made, and an access address to the LSB 125a is decoded by an address decoding part 111, and an access control signal is issued to the entire control register 125.
ＣＰＵ（システム制御マイコン部）１１０から制御レジスタ１２５内のＬＳＢ１２５ａに対してレジスタアクセスを行い、アドレスデコード部１１１において、前記ＬＳＢ１２５ａへのアクセスアドレスをデコードして、前記制御レジスタ１２５の全体に対してアクセス制御信号を発行する。 - 特許庁 - In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.
リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁 - A broadcast signal is received, a character signal multiplexed with a video signal Svm is separated by a decoding part 26, and the character string represented by the character signal is address information Dar for network connection.
放送信号を受信して映像信号Svmに多重されている文字信号をデコード部２６で分離して、この文字信号で示された文字列がネットワーク接続のためのアドレス情報Ｄarとされる。 - 特許庁 - For example, when the word line WL0 is selected, the world line WL0 is selected by driving the word driver 18 after turning the transistor 15_1 on and turning the transistor 16_1 off based on a decoding signal of an address.
たとえば、ワード線ＷＬ０を選択する際には、アドレスのデコード信号に基づいてトランジスタ１５_1 をＯＮ、トランジスタ１６_1 をＯＦＦさせた後、ワードドライバ１８を駆動させてワード線ＷＬ０を選択する。 - 特許庁 - The compressed thumbnail images are recorded in a thumbnail image data region 46 together with a recording address which is recorded in an encoded image data region 44 as encoded data before decoding the source image thereof.
圧縮されたサムネイル画像は、その原画像が復号される前に符号化データとし符号化画像データ領域４４に記録されている記録アドレスとともにサムネイル画像データ領域４６に記録される。 - 特許庁 - This file transfer system transmits, respectively from mail servers different from each other, e-mail wherein an address for acquiring a file becoming a transfer object is described, and e-mail wherein its decoding key is described.
本発明に係るファイル転送システムは、転送対象となるファイルを取得するためのアドレスを記述した電子メールと、その復号化キーを記述した電子メールを、それぞれ異なるメールサーバから送信する。 - 特許庁 - The control signal to instruct the selection of the first register means is directly formed based on an instruction decoding signal such as an acknowledge signal from an instruction control part without depending on an address bus (IAB).
第１のレジスタ手段の選択を指示する制御信号は、アドレスバス（ＩＡＢ）によらず、命令制御部からのアクノレッジ信号など命令解読信号に基づいて直接的に形成される。 - 特許庁 - Thus, by correcting the error by utilizing the continuity of detection for the relative address on the optical recording medium, LPP data decoding is correctly performed and data are recorded at an accurate position.
よって、光記録媒体上の相対アドレスに対して検出の連続性を利用してエラー訂正を行うことによってＬＰＰデータデコーディングを正しく行い、正確な位置にデータを記録できる。 - 特許庁 - An escape code in a Huffman table memory in a variable-length decoding section is an identification code for performing exceptional processing, and a decoded data area includes a start address for the exceptional processing of an instruction memory of the processor.
可変長復号部のハフマンテーブルメモリには、エスケープコードは例外処理を実行するための識別コードになり、復号データ領域を、プロセッサの命令メモリの例外処理の開始番地としておく。 - 特許庁 - A word line drive signal generating circuit 22 to which a word line drive timing control signal WD and a row address pre-decoding signal are inputted is connected between a row pre-decoder 20 and the word line driver 15.
ロウプリデコーダ２０とワード線ドライバ１５との間には、ワード線駆動タイミング制御信号ＷＤとロウアドレスプリデコード信号とが入力されるワード線駆動信号生成回路２２が接続されている。 - 特許庁 - Then, when a command for simultaneously inputting the address signal to the row decoding circuit 12 and the column decoding circuit 13 is inputted to a command generating circuit 18, the signal stored in the latch 15 is selected in the multiplexer 16 to be outputted and also the sectectors 12, 17 are set to output states.
そしてアドレス信号を行デコード回路１２及び列デコード回路１３に同時に入力するためのコマンドがコマンド発生回路１８に入力されたとき、マルチプレクサ１６ではラッチ回路１５に記憶された信号が選択、出力され、さらにセレクタ１２、１７が出力状態に設定される。 - 特許庁 - Or in reproducing data from the medium, after the reproduction from the medium of the particular kind is discriminated, when it is detected that the reproduction data come from the particular address on which the decoding information is stored, the reproduction data of the addresses in which the decoding information is stored are replaced with prescribed information and the result is outputted.
或いは、媒体からデータを再生する場合に、特定の種類の媒体からの再生を判別した上で、復号用情報が配置される特定位置のアドレスからの再生データであることを検出したとき、その復号用情報が配置される区間の再生データを所定の情報に置き換えて出力する。 - 特許庁 - A normal decoder 28 decodes an address that is output from the control circuit 24, and selects at least one normal memory cell in a data field and at least one memory cell in the control field on the basis of the decoding result.
正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。 - 特許庁 - A decoding data storage part 2 inputs the Huffman code data string 102 as an address signal and outputs first/second decoded words 103, 104 and first/second Huffman code lengths 106, 107 as a data signal.
復号データ格納部２は、ハフマン符号データ列１０２をアドレス信号として入力し第１及び第２の復号語１０３、１０４と第１および第２のハフマン符号長１０６、１０７をデータ信号として出力する。 - 特許庁 - When ciphered attribute information shows that the range designated by the virtual address is ciphered, the corresponding contents are read from the outer memory through the memory reading means and it is decoded by a decoding processing section.
復号化処理部は、暗号化属性情報が、仮想アドレスで指定された範囲が暗号化されていることを示す場合に、対応する内容をメモリ読み出し手段を介して外部メモリから読み出し、復号化する。 - 特許庁 - Then a decoding means 4 decodes the subscriber ID #1 attached to the return mail, a collation means 5 collates the subscriber IDs #1, #2 and registers the address MA1 to a registration database 6 when both IDs are coincident.
次に復号化手段４は返信メールに添付した加入者ＩＤ＃１を復元し、照合手段５は加入者ＩＤ＃１，＃２を照合し、双方のＩＤが一致した場合はアドレスＭＡ１を登録データベース６に登録する。 - 特許庁 - Only a two-track portion of a storage area as the reference line and the decoding line is reserved in the data buffer 8, and toggle management of the DMA address of the reference line and that of the encoding line can be performed in the unit of lines.
また、データバッファ８に参照ライン及び復号化ラインとしての記憶領域を２ライン分だけ確保し、参照ラインのＤＭＡアドレスと符号化ラインのＤＭＡアドレスをライン単位でトグル管理することもできる。 - 特許庁 - A variable length decoder 110 applies variable length decoding to the received coded data and provides an output of a picture coding type(PCT), a macroblock address increment(MBAI) and a motion vector(MVC) to a discrimination processing section 111.
可変長復号器１１０は、入力された符号化データを可変長復号し、ピクチャコーディングタイプ（ＰＣＴ）、マクロブロックアドレスインクリメント（ＭＢＡＩ）および動きベクトル（ＭＶＣ）を判定処理部１１１に出力する。 - 特許庁 - Every time a bit length is input into a Huffman table decoding circuit, a counter 32 outputs a character code corresponding to the bit length as a Data In signal, a pointer table 33 outputs a number of symbols and a pointer corresponding to the bit length, and an addition circuit 34 adds them to output the result as an Insert Address signal.
ハフマンテーブル復号回路において、ビット長が入力されるごとに、カウンタ３２が、そのビット長に対応する文字コードをData In信号として出力し、ポインタテーブル３３が、そのビット長に対応する記号の数及びポインタを出力し、加算回路３４が、それらを加算した結果をInsert Address信号として出力する。 - 特許庁 - An address replacement discriminating circuit 100 comprises a node 110 outputting a spare enable-signal SE activating a spare memory cell, regular fuses 120-1 to 120-n provided corresponding respectively to each bit of address decoding signals AD0-ADn, and a spare fuse 150 replacing a regular fuse in which defect is caused.
アドレス置換判定回路１００は、予備メモリセルを活性化するスペアイネーブル信号ＳＥを出力するノード１１０と、アドレスデコード信号ＡＤ０〜ＡＤｎの各ビットにそれぞれ対応して設けられる正規ヒューズ１２０−１〜１２０−ｎと、欠陥が生じた正規ヒューズを置換するためのスペアヒューズ１５０を含む。 - 特許庁 - The emulation circuit is provided with a data register circuit 22, a decoded address register circuit 23 and a status register circuit 24 to be accessed from the LSI test program(TP) and from an emulation program(EP) separately from the LSI test program and equivalent to a register of an LSI, an address decoding circuit 21, a timer circuit 26, and first and second interruption circuits 25, 27.
ＬＳＩテストプログラム（ＴＰ）およびこれとは別にエミュレーションプログラム（ＥＰ）からそれぞれアクセスできる、ＬＳＩのレジスタに相当するデータレジスタ回路２２、デコードアドレスレジスタ回路２３およびステータスレジスタ回路２４と、アドレスデコード回路２１と、タイマー回路２６と、第１および第２割り込み回路２５、２７とを備えている。 - 特許庁 - To propose a concept of an address color optimum for encoding and decoding on a portable phone and the like, and to provide an address color system and the like that are capable of cryptically sending any message when distributing information and the like, and of realizing an object allocation even in the case of a color photographic image with a small color variation width or the number of colors limited.
携帯電話等で、符号化と復号化に最適な番地カラーの概念を提案し、情報配信等行う際にメッセージも暗号的に送ることができ、色の変化幅が小さく色数の少ないカラー写真画像であってもオブジェクト割り当てを行える番地カラーシステム等を提供する。 - 特許庁 - An increment section 30 increasing addresses inputted from the outside is provided, thereby, upper 3 bits of an address being one group are converted so as to be equal mutually, in a decoding section 20, shared sense amplifiers 13-1 to 13-7 are selected based on upper 3 bits of an address converted by the increment section 30.
外部から入力されるアドレスをインクリメントするインクリメント部３０を設け、それにより、組となるアドレスの上位３ビットが互いに等しくなるように変換し、デコード部２０において、インクリメント部３０にて変換されたアドレスの上位３ビットに基づいて、シェアードセンスアンプ１３−１〜１３−７を選択する。 - 特許庁 - In decoding, a context address generation part 202 selects and outputs one of context address, when the bit adjacent to a previously generated target bit to the left is '0' and '1' according to the state of the decoded bit output of the two-dimensional entropy encoder decoder 30 to read context data out of a context table 209.
復号化時に、２元エントロピ符号復号器３０の復号ビット出力の状態に応じて、コンテキストアドレス生成部２０２より、予め生成したターゲットビットの左隣ビットＣが”０”の場合と”１”の場合のコンテキストアドレスの一方を選択して出力し、コンテキストテーブル２０９からコンテキストデータを読み出す。 - 特許庁 - Additionally, the memory controller has an address decoder 31 for decoding an address output from the master 20 to output a decode result on the basis of the set access mode, and selectors 42-1, 42-2 for selecting access information including the decode result to be supplied to the embedded memory, in response to the set access mode.
更に、設定されたアクセスモードに基づき、マスタ２０から出力されたアドレスをデコードしてデコード結果を出力するアドレスデコーダ３１と、設定されたアクセスモードに応答して、内蔵メモリに供給するためのデコード結果を含むアクセス情報を選択するセレクタ４２−１，４２−２とを有している。 - 特許庁 - A data processor 2 is provided with a processing part 21 for outputting an address for designating data to be processed by the data processor 2 in data stored in a storage device 1 and an encoder/decoder 22 for encoding the address outputted from the processing part 31, sending the encoded address to the storage device 1, receiving encoded data from the storage device 1 and decoding the encoded data.
データ処理装置２は、記憶装置１に記憶されたデータのうちデータ処理装置２によって処理されるべきデータを指定するアドレスを出力する処理部２１と、処理部２１から出力されたアドレスを暗号化し、暗号化されたアドレスを記憶装置１に送り、記憶装置１から暗号化されたデータを受け取り、暗号化されたデータを復号化する暗号化／復号化器２２とを備えている。 - 特許庁 - Moreover, the address decoder 12 includes a nonvolatile memory 13 for storing segment allocation information expressing the segment allocation of the LCD 5, a RAM 14 for storing the segment allocation information transferred from the memory 13 when a semiconductor integrated device is initialized and a decoding means decoding the display information based on the segment allocation information stored in the RAM 14.
このアドレスデコーダは、ＬＣＤのセグメント割付を表すセグメント割付情報を記憶するための不揮発性メモリと、半導体集積装置が初期化される際に不揮発性メモリから転送されたセグメント割付情報を記憶するためのＲＡＭと、ＲＡＭに記憶されたセグメント割付情報に基づいて表示情報をデコードするデコード手段とを含む。 - 特許庁 - In this case, as an encoding rule for representing a 1-bit information word, by decoding the information word by viterbi decoding based on a state transition decided by an encoding rule where a minimum intercode distance exceeds 1, the detection accuracy of address information or the like is increased, and a recording operation or the like is more stably performed under conditions where external disturbances occur.
このとき、１ビットの情報語を表現する符号化則として最小符号間距離が１を越える符号化則によって決まる状態遷移に基づいた最尤復号によって情報語を復号することで、アドレス情報等の検出精度を高め、外乱が発生した条件のもとでもより安定に記録等の動作ができるようにする。 - 特許庁 - The header includes confirming destination information (address information) that represents the management server that confirms a presence or absence of the access right in regard to the operation (browsing, page turning, printing, changing, duplication) for decoding of the encrypted data of the restricted file and decoded data.
ヘッダには、この制限ファイルの暗号化データの復号化や復号化後のデータに対する操作（閲覧、ページ移動、印刷、変更、複製）に関するアクセス権の確認先の管理サーバを示す確認先情報（アドレス情報）が含まれる。 - 特許庁 - To enable sharing a row decoder decoding an address of a bock being an object of write-in and erasure of data by a plurality of memory cell arrays, in a NAND type EEPROM.
本発明は、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データの書き込みおよび消去の対象となるブロックのアドレスをデコードするロウデコーダを、複数のメモリセルアレイで共有できるようにすることを最も主要な特徴としている。 - 特許庁 - To provide a semiconductor memory which permits high speed write-in cycle for a memory cell without requiring a standby time for shift decoding operation in accordance with a defective address is decided even if a data line shift system is used for relieving defect.
不良救済にデータ線シフト方式を用いたとしても、不良アドレスに応じたシフトデコード動作が確定するまでの待ち時間を要することなく、メモリセルへの高速書き込みサイクルを可能にした半導体記憶装置を提供する。 - 特許庁 - This memory controller 10 consists of a bus I/F 12, an address decoding part 14, a buffer writing controlling part 16, a buffer A 18, a buffer B 20, a memory reading request controlling part 22, a memory controlling part 24 and a memory 26.
メモリ制御装置１０は、メモリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バッファ書き込み制御部１６、バッファＡ１８、バッファＢ２０、メモリ読み出し要求制御部２２、メモリ制御部２４、及びメモリ２６で構成されている。 - 特許庁 - When it is in a burst mode, an address decoder 50 outputs internal address signals AN and ANB and block coding signals ANI-I and ANO-I, the data of plural memory cells connected to a same word lines W/L of memory cell blocks 61 to 64 are simultaneously read and a multiplexer 100, which is controlled by a decoding signal COS from a counter 40, successively outputs the data to the external.
バーストモード時には、アドレスデコーダ５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することにより、メモリセルブロック６１〜６４の同じワードラインＷ／Ｌに接続する複数のメモリセルのデータが同時にリードされ、カウンタ４０からのデコーディング信号ＣＯＳにより制御されるマルチプレクサー１００により順次外部に出力される。 - 特許庁 - The method includes a step of inputting a series of control signals to a solid state device, a step of inputting a voltage outside a voltage range used for indicating a logical signal to the solid state device, a step of inputting at least one address to the solid state device, and a step of decoding an address to check test mode information.
本発明の方法は、ソリッドステート装置へ一連の制御信号を入力する工程と、論理信号を表すために使われる電圧の範囲外の電圧を、ソリッドステート装置へ入力する工程と、少なくとも１つのアドレスをソリッドステート装置へ入力する工程と、テストモード情報を確かめるためにアドレスをデコードする工程と、を含んでいる。 - 特許庁 - By the decoding device 11, till an analog PLL (phase locked loop) circuit 13 is locked, the address information ADD is demodulated from a phase inversion pattern of an ADIP detected on the basis of a 1st clock Dpck to be produced by a digital PLL circuit 12.
デコード装置１１は、アナログＰＬＬ回路１３がロックするまで、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ を復調する。 - 特許庁 - A disk device 1b has a decode circuit 15 for performing decoding processing of data read out from a disk, a data/buffer 14 storing decoded user data and made up of a plurality of banks, and an address generation circuit 31 for writing the user data in the data/buffer 14.
ディスク装置１ｂは、ディスクから読み出したデータをデコード処理するデコード回路１５と、デコードしたユーザ・データを格納する、複数バンクからなるデータ・バッファ１４と、データ・バッファ１４にユーザ・データを書き込むためのアドレス生成回路３１とを有する。 - 特許庁 - The column decoder activates a column selection line specifying a column inputting and outputting parallel data pf 2N pieces by generating a pre-decoding signal of 2N pieces utilizing the prescribed numbers out of a plurality of bits constituting a column address.
カラムデコーダは、カラムアドレスを構成する複数のビットのうち所定数のビットを利用して２Ｎ個のプリデコーディング信号を発生することによって、２Ｎ個の並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化する。 - 特許庁 - When the border closing for recording the predetermined data on a border out area is executed after the data are recorded, a system controller 32 instructs the address decoding circuit 28 so as to temporarily increase the threshold for detecting the land prepit (LPP) signal.
データを記録した後にそのボーダアウト領域に所定のデータを記録するボーダクローズを実行する際に、システムコントローラ３２は、アドレスデコード回路２８に指令してランドプリピット（ＬＰＰ）信号を検出するためのしきい値を一時的に増大させる。 - 特許庁 - The address decoding circuit 28 operates exclusive OR of binarized wobble signal and a reference clock signal generated by a PLL circuit from the wobble signal, and calculates a ratio in which the exclusive OR becomes 1 for each half period of the reference clock signal.
アドレスデコード回路２８は、２値化されたウォブル信号と、ウォブル信号からＰＬＬ回路で生成された基準クロック信号との排他的論理和を演算し、基準クロック信号の半周期毎に排他的論理和が１となる比率を算出する。 - 特許庁 - Data generators 104A, 104B, 104C for testing a CAM are inserted between an APG 101 for RAM and CAM-macros 105A, 105D, 105E, write-in data of the CAM-macros is generated from an address signal 12 directly or by decoding.
ＲＡＭ用ＡＰＧ１０１とＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの間にＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃを挿入し、アドレス信号１２から直接、あるいはデコードしてＣＡＭマクロの書き込みデータを生成する。 - 特許庁 - To dispense with an issue of a digital certificate by an authentication station in every individual person, and carriage of a non-disclosed key, to encipher/decode a mail, to impart a digital signature, and to enable only a mail address owner to detect decoding, browse and alteration of the electronic mail.
個々が認証局にデジタル証明書を発行してもらったり、非公開鍵を持ち歩く必要がなく、メールの暗号化・復号化、デジタル署名付与ができ、メールアドレス所有者のみが復号化、閲覧、電子メールの改ざんを検知可能にする。 - 特許庁 - The control section 30 includes a synchronizing signal detection section 31, a code error correction section 32, a diversity composite section 33, a diversity buffer 34, a decoding section 35, an address detection section 36, an intermittent reception control section 37, a timing maintenance section 38, and a message memory 39.
制御部３０は、同期信号検出部３１、符号誤り訂正部３２、ダイバーシチ合成部３３、ダイバーシチバッファ３４、デコード部３５、アドレス検出部３６、間欠受信制御部３７、タイミング維持部３８およびメッセージメモリ３９を含んでいる。 - 特許庁 - An image correction processing section 132 is characterized in a configuration that an image correction buffer 134 for storing image data by at least M+(N-1) lines is reserved, an address of the image correction buffer 134 is set as a decoding destination when it is discriminated that the image correction processing requires decoding processing, and the image correction processing is applied to the image data in the set storage area.
画像補正処理部１３２は、少なくともＭ＋（Ｎ−１）ライン分の画像データを格納する画像補正バッファ１３４を確保し、画像補正処理が復号化処理が必要であると判定された場合に、画像補正バッファ１３４のアドレスを復号化先として設定し、該設定された記憶領域内で前記画像データに対する画像補正処理を行う構成を特徴とする。 - 特許庁 - To accomplish this, the memory is partitioned into multiple segments using address decoding such that a single ADC can use all of the segments for histogram data collection, while multiple ADCs can each use one of the segments for histogram data collection.
これを達成するべく、アドレスデコードの利用によりメモリが多数のセグメントにパーティションされ、これによりヒストグラムデータ収集向けのセグメント全てを単一のＡＤＣが利用でき、同時に多数のＡＤＣ各々がヒストグラムデータ収集向けの１セグメントを利用できる。 - 特許庁 - The device is provided with: a decoding circuit 111 for deciding an accessed party on the basis of an address accessed by the CPU 110; an access analysis circuit 117 for analyzing contents the CPU has accessed; and a log receiving/transmitting DMA 120 for outputting an access analysis result.
ＣＰＵ１１０によってアクセスされたアドレスに基づいて、アクセス先がどこであるかを判定するデコード回路１１１と、ＣＰＵがアクセスした内容を分析するアクセス分析回路１１７と、アクセス分析結果を出力するログ受送信ＤＭＡ１２０とを備える。 - 特許庁 - The selection signal generating part electrically breaks a path between a boosted voltage node and an output node and a path between the boosted voltage node and a ground voltage node when an enable signal output from the address decoding part is deactivated.
選択信号発生部は、アドレスデコーディング部から出力されるイネーブル信号が非活性状態である時、昇圧電圧ノードと出力ノードとの間の経路を電気的に遮断して昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断する。 - 特許庁 - Thus, decoding to the destroyed part is not performed, and even when a storage medium having possibility that part of it is destroyed, such as an EEPROM, a flash memory or the like, is used as the decoder, any probability that the address is turned into an error can be sharply reduced.
これにより、破壊した部分へのデコードが行われず、デコーダとして、ＥＥＰＲＯＭ、フラッシュメモリ等のその一部が破壊する可能性のある記憶媒体を用いた場合においても、アドレスがエラーとなる確率を著しく減少させることができる。 - 特許庁 - In the compressed data reproduction device, specification of data reproduction starting position is accepted, the frame pointer corresponding to the specified reproduction starting position is read from the frame pointer group that is recorded in a recording medium and data decoding/reproduction is conducted from the address indicated by the read frame pointer.
圧縮データ再生装置では、データの再生開始位置の指定を受け付け、指定された再生開始位置に対応するフレームポインタを、記録媒体に記録されているフレームポインタ群から読み込み、読み込んだフレームポインタが示すアドレスからデータを復号・再生する。 - 特許庁 - The semiconductor storage device activates word-line activation signals (subdecode signals), which selectes word lines in the corresponding normal block in response to the result of decoding of address signals, independently of redundancy determination by a redundancy determination circuit 20.
本発明の半導体記憶装置においては、冗長判定回路２０の冗長判定と独立して、アドレス信号をデコードした結果に応答して対応するノーマルブロックにおけるワード線を選択状態とするワード線活性化信号（サブデコード信号）を活性化する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
