「address decoding」を含む例文一覧(225)
＜前へ 1 2 3 4 5 次へ＞- When a DC shift is present, the DC shift is corrected by the equalization before detecting and decoding servo data, such as a servo address mark (SAM), and Gray code data.
サーボ・アドレス・マーク（ＳＡＭ）およびグレイ・コード・データなどのサーボ・データの検出および復号の前に、ＤＣシフトが存在すれば、等化でＤＣシフトを補正する。 - 特許庁 - A LPP signal included in a reproduced signal from an optical pickup 16 is threshold processed by using the threshold in an address decoding circuit 28 and extracted.
光ピックアップ１６からの再生信号に含まれるＬＰＰ信号はアドレスデコード回路２８においてしきい値を用いて二値化されて抽出される。 - 特許庁 - To provide a semiconductor memory device in which bank constitution of simultaneous execution operation of data rewriting and data read-out can be switched in a bank address decoding circuit.
バンクアドレスデコード回路内でデータ書き換えとデータ読み出しの同時実行動作のバンク構成を切り換え可能とした半導体記憶装置を提供する。 - 特許庁 - A printer device executes decoding in each block and original picture data can be obtained by rearranging picture data on the basis of the address information.
プリンタ装置はブロック毎に復号化を行うとともにアドレス情報に基づいて画像データを再配置すればオリジナルの画像データを得ることができる。 - 特許庁 - To provide a high-speed access controller capable of eliminating the influence of address decoding delay after read command input and reading a memory at a high speed.
リードコマンド入力後のアドレスデコード遅延の影響をなくすことができ、高速にメモリを読み出すことができる高速アクセス制御装置を提供する。 - 特許庁 - To reduce the scale of a circuit in an interleaver used in repetitive decoding by avoiding performing address conversion when data is read from storage circuits.
繰り返し復号に用いるインターリーバにおいて、記憶回路からデータを読み出す際にアドレスの変換作業を行わず、回路規模の削減を図る。 - 特許庁 - A second apparatus to enforce an image capturing capability decides the address of the first apparatus and the position of the data element by capturing the vision code and by decoding it.
像捕獲能力を実施する第２装置は、視覚コードを捕獲し、それをデコードして、第１装置のアドレス及びデータエレメントの位置を決定する。 - 特許庁 - A data latch part 3 latches the data signals, which is converted into the parallel signals by the serial/ parallel conversion part 1, at the timing of latch signals decoded by the address decoding part 2.
データラッチ部３はシリアル／パラレル変換部１でパラレル信号に変換されたデータ信号をアドレスデコード部２でデコードされたラッチ信号のタイミングでラッチする。 - 特許庁 - An editing section 13 reads the variable length code data by the head address of each stored block according to the content of edition and edits the data while decoding.
編集部１３は、編集内容に従って、可変長符号データを、認識した各ブロックの先頭アドレスにより読み込み復号化して編集する。 - 特許庁 - A receiver 21 executes a key setting program 6 to encrypt a decoding key table 7 using a MAC address 8 of an Ethernet board mounted on the receiver 21 and stores the encrypted decoding key table 9 in a registry 5.
受信装置２１は、鍵設定プログラム６を実行して、受信装置２１に搭載されているイーサネットボードのＭＡＣアドレス８を用いて復号鍵テーブル７を暗号化し、暗号化された復号鍵テーブル９をレジストリ５に格納する。 - 特許庁 - Addresses corresponding to a motion vector fed from a variable length decoding section 31 are read from the reference memories 8-1-8-n and a switch 9 selects a prescribed address among them corresponding to a motion compensation prediction mode outputted from the variable length decoding section 31 and the selected address is fed to the frame memory 5.
可変長復号部３１から供給された動きベクトルに対応するアドレスが参照メモリ８−１乃至８−ｎから読み出され、可変長復号部３１が出力する動き補償予測モードに対応して、スイッチ９でその中から所定のものが選択され、フレームメモリ５に供給される。 - 特許庁 - The device has a memory cell array equipped with a plurality of memory cells which are accessed in response to a plurality of word line selecting signals and a plurality of column selecting signals, a row decoder which generates a plurality of word line selecting signals by decoding the row address, and a column decoder which generates a plurality of column selecting signals by decoding the column address.
複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。 - 特許庁 - A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.
半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁 - The SRAM circuit block SRB1 includes a decoding circuit which inputs and decodes address signals A0 and A1 associated with the SRAM circuit block SRB1, and performs control to turn on and off the power switches SW20 to SW23 corresponding to the SRAM circuit block SRB2 according to a decoding result of the decoding circuit.
ＳＲＡＭ回路ブロックＳＲＢ１は、ＳＲＡＭ回路ブロックＳＲＢ１に係るアドレス信号Ａ０、Ａ１を入力してデコードするデコード回路を含み、デコード回路のデコード結果に応じてＳＲＡＭ回路ブロックＳＲＢ２に対応する電源スイッチＳＷ２０〜ＳＷ２３のそれぞれをオンオフするように制御する。 - 特許庁 - This communication apparatus comprises the single encoding/decoding means 12 for encoding/decoding image data, and a controlling means 1 for encoding the image data according to each destination by the single encoding/decoding means 12 when a facsimile number and an e-mail address are specified as the destination of the read image data.
画像データの符号化、復号をする単一の符号化復号手段１２と、読み取った画像データの送信先としてファクシミリ番号と電子メールアドレスとが指定された場合、それぞれの送信先に応じた画像データの符号化を、単一の符号化復号手段１２によって行う制御手段１を備える。 - 特許庁 - On the contrary, only an immediate value of which decision of a value is fast is inputted to an address decoder AD and decoding is performed, after that, rotation is performed by using the base address whose value is decided with delayed timing and a word line WL is selected.
これに対し、アドレスデコーダＡＤに値の確定が早いイミディエート値のみを入力してデコードを行い、この後、値が遅いタイミングで確定するベースアドレスを用いてローテーションを行ってワード線ＷＬの選択を行う。 - 特許庁 - To improve follow up characteristic in detecting land prepit LPP and decoding of address information in comparison with a method of binarized threshold feedback, and probability of detecting a correct address even if the threshold deviates from an appropriate value.
２値化の閾値をフィードバック制御する方法に比してランドプリピットＬＰＰの検出とアドレス情報の復号との処理の追従性を良好とし、閾値が適正値からずれている場合でも正しいアドレスを検出する確立を高くする。 - 特許庁 - This memory is a semiconductor memory provided with a read- only data port, and also provided with an address decoder decoding an address signal and outputting a read-word signal corresponding to this signal, and a memory array having plural words selected by the read-word signal.
読み出し専用のデータポートを備える半導体メモリであって、アドレス信号をデコードし、これに対応したリードワード信号を出力するアドレスデコーダと、リードワード信号により選択される複数のワードを有するメモリアレイとを備える。 - 特許庁 - An address calculation means 110 calculates the address of a decoding table storage means 111 storing a decoded value with the code length of the variable code and the code sequence of the fixed length including a variable length code from a barrel shifter 102.
アドレス演算手段１１０は可変長符号の符号長と、バレルシフタ１０２からの可変長符号を含む固定長の符号列により、復号値が記憶されている復号テーブル記憶手段１１１のアドレスを演算する。 - 特許庁 - To solve the problem that a conventional decoding device for DVD can not decide the border of an ECC block without decoding a sector address encoded in a frame having a frame number 0 and then can not easily decide the border of the ECC block.
従来のＤＶＤの復号装置では、フレーム番号０のフレーム中の符号化されているセクタドレスを復号しなければ、ＥＣＣブロックの境界を判定することができず、簡単にＥＣＣブロックの境界を判定することができない。 - 特許庁 - A control section 1, which detects an erroneous connection, exchanges an allocated IP address between a set of an encoding/decoding section 4A, a waveform shaping section 5A and a communication port 6A and a set of an encoding/decoding section 4B, a waveform shaping section 5B and a communication port 6B.
誤接続を検出した制御部１は、符号化／復号化部４Ａ、波形整形部５Ａ、通信ポート６Ａの組と符号化／復号化部４Ｂ、波形整形部５Ｂ、通信ポート６Ｂの組とで割り当てられているＩＰアドレスを交換する。 - 特許庁 - Each encryption/decoding device of each router decodes the encrypted address information and transmits the packet to a communication path selected according to the information in a routing table.
ルータの暗号／復号装置は、暗号化されたアドレス情報を復号し、ルーティングテーブル内の情報に従って選択された通信経路にパケット（１８）を送信する。 - 特許庁 - In accordance with the redundancy discrimination result, a word line corresponding to a redundant row or a word line selected by address decoding operation is discharged selectively (activation state).
そして、該冗長判定結果に応じて、冗長行に対応するワード線又はアドレスデコード動作により選択されたワード線を選択的にディスチャージ（活性化状態）する。 - 特許庁 - A bit analyzing method, i.e., a Huffman coding/decoding method for macro blocks including macro block address increments, moving codes and intra- and non-intra-macro blocks is provided.
本発明は、ビットを解析する方法、マクロブロックアドレス増分、動きコード、およびイントラおよび非イントラマクロブロックを含むマクロブロック用のハフマン符号復号の方法を提供する。 - 特許庁 - A clock trigger generator circuit generates an internal clock signal and shortens a standby time of output of data for an external clock signal CLKESDR by decoding an address signal.
クロックトリガ・ジェネレータ回路は、アドレス信号をデコードすることで、内部クロック信号を生成して外部クロック信号CLKESDRに対してデータの出力の待ち時間を短縮する。 - 特許庁 - A register on the side of the microcomputer being the host can be reduced by connecting an address decoding circuit 7 for designating which part of the register 4 of 144 bit for temporarily storing CD text data of 1 pack consisting of 144 bit to access and a CD text interface circuit 6 consisting of a selector circuit 8 for selecting data designated by the address decoding circuit.
１４４ビット１パックのＣＤテキストデータを一時的に格納する１４４ビットのレジスタ４のどこにアクセスするかを指定するアドレスデコード回路７と、前記アドレスデコード回路で指定されたデータを選択するセレクタ回路８からなるＣＤテキストインターフェース回路６を接続することによって、ホストであるマイコン側のレジスタを削減できる。 - 特許庁 - The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.
そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁 - A decoding part 160 rewrites the OT in each the function according to the description of the function in time of program execution, acquires the address data from the index in reference to the OT, and acquires the operation code from the operation code ROMs 163, 164 by use of the address data.
デコード部１６０は、プログラム実行時、ファンクションの記述に従い、ＯＴをファンクション毎に書き替え、ＯＴを参照して、インデックスからアドレスデータを取得し、このアドレスデータを用いてオペコードＲＯＭ１６３，１６４からオペコードを取得する。 - 特許庁 - A decoding preprocessing section 31 temporarily stores pixel data of a sub-pixel packet supplied from a demultiplexer 15 into a PXD storage memory 33, temporarily decodes the data to calculate a data size of each line and find the head address in the PXD storage memory 33 where the pixel data of the line is stored, and stores address data of the found head address into an address storage memory 32.
デコード前処理部３１は、デマルチプレクサ１５から供給されるサブピクチャパケットのピクセルデータをＰＸＤ格納メモリ３３に一旦格納するとともに、一旦復号することにより、各ラインのデータサイズを算出し、各ラインのピクセルデータが格納されるＰＸＤ格納メモリ３３上の先頭アドレスを求め、求めた先頭アドレスのアドレスデータを、アドレス格納メモリ３２に格納する。 - 特許庁 - In a portable data transmission device 300, a coding key used for coding treatment by a VPN client 200, a decoding key specific information for specifying a decoding key for decoding data coded by the VPN client 200, if received by a VPN server 100, and VPN transmission base data including an IP address of a VPN server are stored.
携行可能なデータ伝送機器３００は、ＶＰＮクライアント２００にて暗号化処理に用いる暗号化キー、ＶＰＮクライアント２００によって暗号化されたデータをＶＰＮサーバ１００が受信した場合に、これを復号化する復号化キーを特定する復号化キー特定情報、およびＶＰＮサーバのＩＰアドレスを含むＶＰＮ伝送基礎データを記憶している。 - 特許庁 - Upon input of the edge detection signal, a peripheral device selection part 25 captures various selection signals from an address decoding part 21 to determine which of a plurality of peripheral devices is operated.
周辺デバイス選択部２５は、エッジ検出信号の入力に伴って、アドレスデコード部２１から各種セレクト信号を入力し、複数の周辺デバイスのいずれを動作させるかを判断する。 - 特許庁 - Then, based on the code length output by the code length accumulation section 108, storage address information of coded data of each block in the coded image data is registered in a table for decoding.
そして、符号長累算部１０８によって出力される符号長に基づき、符号化画像データ中の、各ブロックの符号化データの格納アドレス情報を復号用のテーブルに登録する。 - 特許庁 - Furthermore, the USB interface circuit 30 is provided with a circuit 166 for decoding the protocol information and a circuit for communicating the data information to the address space, in response to the protocol information.
ＵＳＢインタフェース回路３０はまた、前記プロトコル情報をデコードする回路１６６と、前記データ情報を前記プロトコル情報に応答して前記アドレス空間へ通信する回路と、を含む。 - 特許庁 - In the case of receiving the address data or the information data as a receiving signal 17 from other controllers, the decoding means 10 decodes the coded data.
また、復号化手段１０は、他のコントローラから、暗号化されたアドレスデータ又は情報データを受信信号１７として受信した場合に、この暗号化されたデータの復号化を行う。 - 特許庁 - This test mode register circuit is constituted of a decoder circuit 60 decoding an address indicating a test mode, and a latch circuit 61 latching an output of the decoder circuit 60 being a decode-result.
この試験モード登録回路は、試験モードを示すアドレスをデコードするデコーダ回路６０と、デコード結果であるデコーダ回路６０の出力をラッチするラッチ回路６１とから構成される。 - 特許庁 - To transfer data in a bit unit convenient for demodulating the channel bit of an address or the channel bit of data from a decoding part in a demodulation part when transferring data by a common data bus.
復号部からアドレスのチャネルビットとデータのチャネルビットを共有のデータバスでデータ転送するとき、復調部でどちらを復調するにも都合の良いビット単位でのデータ転送を可能とする。 - 特許庁 - On the recording medium of the second version, address decoding is inhibited in the non-compatible reproducing device (e.g., reproducing device manufactured to be compatible only with the recording medium of a first version).
この第２のバージョンの記録媒体は、非対応の再生装置（例えば第１のバージョンの記録媒体のみに対応して製造された再生装置）では、アドレスデコードができないものとなる。 - 特許庁 - In this delivery system for receiving the goods from a customer and handing over the goods at a doorway of a delivery address, a name of a user, the address information and the coded information obtained by two- dimensionally decoding the information are registered in the database as the coded information for personal authentication.
物品を依頼元より受けて、配達先の戸口にて引渡しを行う配達システムにおいて、利用者の氏名、住所情報、及びこれらの情報を二次元コード化したコード化情報を個人認証用コード化情報としてデータベースに登録する。 - 特許庁 - The output end of a logical sum circuit 3 is connected to the input end of a ROM decode part 1 for decoding the address of a ROM cell 2 of the mask ROM, and an address bus and an offset register 4 for outputting an offset value are connected to the input end of the logical sum circuit 3.
マスクＲＯＭのＲＯＭセル２のアドレスをデコードするＲＯＭデコード部１の入力端に論理和回路３の出力端を接続し、この論理和回路３の入力端にアドレスバスとオフセット値を出力するオフセットレジスタ４とを接続した。 - 特許庁 - In recording data onto a medium, when recording on a particular address to which decoding information is stored is detected after recording onto a particular kind of the medium is set, the areas on which the decoding information is stored are replaced and recorded with prescribed information.
媒体にデータを記録する場合に、特定の種類の媒体への記録を行うことを設定した上で、復号用情報が配置される特定位置のアドレスへの記録を検出したとき、その復号用情報が配置される区間を所定の情報に置き換えて記録する。 - 特許庁 - To solve the problem of a conventional error correction decoding technology that wiring between an arithmetic intermediate value storage location and arithmetic elements and address control in a decoding circuit configuration for LDPC codes with a long code length are complicated because the arithmetic intermediate value storage location for repetitive decode arithmetic processing is fixed by each variable.
従来の誤り訂正復号技術は、繰り返し復号演算処理の演算中間値保存場所が変数毎に固定されているため、長い符号長のＬＤＰＣ符号の復号回路構成は、演算中間値保存場所と演算素子との配線およびアドレス制御が複雑になる。 - 特許庁 - The data line switching circuit 105 comprises an IO shift decoder 108 decoding a column address and position information about a defective data line and an IO selecting section 107 shifting connection between a data input/output pin and a data line replacing a defective data line in accordance with a decoding result.
データ線切替回路１０５は、カラムアドレスと不良データ線に関する位置情報とをデコードするＩＯシフトデコーダ１０８と、デコード結果に応じて不良データ線を置換しながらデータ入出力ピンとデータ線との接続をシフトさせるＩＯ選択部１０７とを含む。 - 特許庁 - The TS reproducing circuit 17 is provided with a buffer 17, a writing address counter 22 for writing a packet outputted from a transmission path decoding circuit into the buffer 17, a reading address counter 23 for reading the packet from the buffer 17 to output the smoothed TS, and a determining circuit 30 for synchronizing the multiplexed frame of the TS with an OFDM frame delayed by a transmission path decoding time.
ＴＳ再生回路１７は、バッファ１７と、バッファ１７に対して伝送路復号回路から出力されたパケットを書き込む書き込みアドレスカウンタ２２と、バッファ１７からパケットを読み出し、スムージングしたＴＳを出力する読み出しアドレスカウンタ２３と、ＴＳの多重フレームと伝送路復号時間分の遅延をしたＯＦＤＭフレームとを同期させる判定回路３０とを備えている。 - 特許庁 - This device includes a memory array, a decoder circuit for asserting a decoding signal for selecting an access position in the memory cell array in response to an address signal supplied from the outside, and a circuit for setting the decoding signal of the decoder circuit in an asserted state irrespective of the value of the address signal in response to the assertion of a standby signal supplied from the outside.
半導体記憶装置は、メモリセルアレイと、外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする回路を含むことを特徴とする。 - 特許庁 - In the semiconductor storage device comprising memory with a redundant relief function, two or more non-volatile elements capable of storing data, and a decoding circuit which decodes the data from the non-volatile memory and outputs a redundant relief address to the memory, the decoding circuit is characterized by assigning the redundancy relief address to the memory in ascending order of operation to vary the data of the non-volatile memory.
冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、前記デコード回路は、不揮発性素子のデータを変化させる動作が少ない順に冗長救済アドレスを割り当てたことを特徴とする。 - 特許庁 - To provide a method and a system used for accessing a designated cache line by using previously decoded base address offset bits stored with a register file, which eliminate the need to execute entire address decoding in a cache access path and replace an address generation adder multiple logic with a single-level rotation device/multiplexer logic.
レジスタファイルによって格納された、以前に復号されたベースアドレスオフセットビットを用いて、指定されたキャッシュラインにアクセスし、キャッシュアクセス経路において全アドレス復号を実行する必要性を無くし、アドレス発生加算器の多レベル論理を単一レベルの回転装置／マルチプレクサ論理によって置換するための方法およびシステムを提供する。 - 特許庁 - A control register CTRL performs switching so that the output of a multiplexer 21 is to be the address where the corresponding instruction process program of the general CPU is stored when the decoding result of the program is an application instruction and an address that the general CPU reads is to be the address of an instruction itself that the general CPU reads when the result is a basic process instruction.
プログラムのデコード結果が応用命令のときに制御レジスタＣＴＲＬがマルチプレクサ２_1の出力を汎用ＣＰＵの当該命令処理プログラムが格納されているアドレスとし、デコード結果が基本処理命令のときに汎用ＣＰＵが読み出すアドレスを該汎用ＣＰＵの読む命令自身のアドレスとする切り替えを行う。 - 特許庁 - This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.
本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁 - This device is provided with predecoders (3A, 3B) predecoding an applied address signal, address latch circuits (4A, 4B) latching respectively output signals of these predecoders, and decode circuit (5A, 5B) decoding respective output signals of the address latch circuits and performing memory cell selection operation in a corresponding memory block (MBA, MBB).
メモリブロック（ＭＢＡ，ＭＢＢ）それぞれに対応して、与えられたアドレス信号をプリデコードするプリデコーダ（３Ａ，３Ｂ）と、これらのプリデコーダの出力信号をそれぞれラッチするアドレスラッチ回路（４Ａ，４Ｂ）と、アドレスラッチ回路それぞれの出力信号をデコードして対応のメモリブロックにおいてメモリセル選択動作を行なうデコード回路（５Ａ，５Ｂ）とを設ける。 - 特許庁 - Since the restriction value and the measurement start value can be set without losing the address space or the bit space, control of each watchdog timer can be executed without reducing decoding speed of an address or multiplexer speed of data even in a system incorporating many watchdog timers.
本発明によれば、アドレス空間やビット空間をロスすることなく、制限値と計測開始値を設定できるため、数多くのウォッチドックタイマが内蔵されているシステムであっても、アドレスのデコード速度やデータのマルチプレクサの速度を下げることなく各ウォッチドックタイマの制御を行える。 - 特許庁
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