「bit shift」を含む例文一覧(374)

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  • I can shift my schedule a bit.
    ちょっと日程をずらします。 - 旅行・ビジネス英会話翻訳例文
  • A bit shift section 130 applies bit shift to DCT coefficients according to the gradual shift map.
    ビットシフト部１３０は、段階的シフトマップに従ってＤＣＴ係数をビットシフトする。 - 特許庁
  • The ground around you starts to shift just a little bit.
    周りがほんの少しずつ変わり始めます - 映画・海外ドラマ英語字幕翻訳辞書
  • P channel/Q channel for correctly demodulating phase modulated signal (PCH/QCH) bit shift parts 5 and 6 convert the data into an M bit smaller than the N bit by bit shifting the N bit amplitude data only for the number of shift bits.
    ＰＣＨ／ＱＣＨ用ビットシフト部５、６は、そのシフトビット数だけＮビットの振幅データをビットシフトすることによりＮビットよりも少ないＭビットに変換する。 - 特許庁
  • The shift amount of bit shift is determined by a shift amount LUT, and differs concerning the kind of blocks.
    ビットシフトのシフト量はシフト量ＬＵＴ１０７で決定され、ブロック種類によって異なる。 - 特許庁
  • A shift volume determining unit 176 determines a bit shift volume from the two power sum M.
    シフト量決定部１７６は、２べき和値Ｍからビットシフト量を決定する。 - 特許庁
  • A shift register 12 receives serial data DATA and shifts one bit by one bit for every edge of the bit clock BCK.
    シフトレジスタ１２は、シリアルデータＤＡＴＡを受け、ビットクロックＢＣＫのエッジごとに１ビットずつシフトする。 - 特許庁
  • A shift bit number detection part 7 detects the number of bits where '0' continues from a higher order that eliminates a sign bit out of inputted N bit amplitude data as a shift bit number.
    シフトビット数検出部７は、入力されたＮビットの振幅データのうちの、サインビットを除いた上位から”０”が連続しているビット数をシフトビット数として検出する。 - 特許庁
  • To solve a problem that undesirable shift such as nonlinear bit shift degrades performance of a PRML channel.
    非線形ビット・シフトなどの望ましくないシフトは、PRMLチャネルの性能を劣化させる。 - 特許庁
  • The bit selection control circuit 20 consists of a timing generating section 21, a maximum value storage section 22, a bit shift section 23, a decision/count section 24, and a bit shift section 25.
    ビット選択制御回路２０は、タイミング発生部２１、最大値保持部２２、ビットシフト部２３、判定／計数部２４、ビットシフト部２５から成る。 - 特許庁
  • As a result of the round-off processing, shift information SHIFT of a lower order (16-n) bit of an abandoned unspecified area B is stored in a memory area 21-1.
    丸め処理の結果、捨てられた非特定領域Ｂの下位（１６−ｎ）bitのシフト情報SHIFTは、メモリ領域２１−１に格納される。 - 特許庁
  • A shift instruction includes a field rs where a bit shift amount is designated and a field nosh where a bit area is designated to inhibit the shift.
    ビットシフト量を指定するフィールドｒｓと、シフトを禁止するビット領域を指定するフィールドｎｏｓｈとを有するシフト命令を設けた。 - 特許庁
  • A bit string belonging to a specified region specified by a region specifying unit 103 is shifted in bit by a prescribed bit shift amount.
    次に、領域指定部１０３で指定された領域に属するビット列が所定シフト量だけビットシフトする。 - 特許庁
  • The result of this 1-bit shift to the right is the DC coefficient.
    この１ビット右シフト結果が、ＤＣ変換係数となる。 - 特許庁
  • The high-speed arithmetic- operation can be performed by integer product sum and bit shift.
    整数積和とビットシフトで高速演算を可能にする。 - 特許庁
  • In this case, the multiplication is realized by bit shift and addition.
    この場合、上記乗算はビットシフトと加算で実現する。 - 特許庁
  • The result of this one-bit right shift defines a DC transformation coefficient.
    この１ビット右シフト結果が、ＤＣ変換係数となる。 - 特許庁
  • When the bit shift is present, a HOLD signal 105 is generated in accordance with the amount of the bit shift, and input to a data selection circuit 119.
    ビットずれがある場合は、そのビットずれ量に応じてHOLD信号105を生成し、データ選択回路119に入力する。 - 特許庁
  • ARITHMETIC RIGHT SHIFT DEVICE FOR NEGATIVE NUMBER HAVING MOST SIGNIFICANT BIT OF 1
    最上位ビットが１である負数の算術右シフト装置 - 特許庁
  • Furthermore, an adder 23 sums the value H-(l,kp,l) and the output of the bit shift circuit 22, a bit shift circuit 25 shifts the obtained sum by one bit to obtain a value H-(l+1,kp,l+1).
    また、Ｈ~(ｌ,ｋ_p,l)とビットシフト回路２２の出力を加算器２３で加算し、ビットシフト回路２５でビットシフトしてＨ~(ｌ＋１,ｋ_p,l+1)を得る。 - 特許庁
  • A bit shift means 4 shifts the bit of digital data to be multiplied by the tap gains which is a center only for the necessary number of bits for generating bit shift data BS.
    ビットシフト手段４は、中心となるタップゲインに乗算されるディジタルデータを、必要なビット数だけビットシフトを行って、ビットシフトデータＢＳを生成する。 - 特許庁
  • A bit shift part performs bit shift processing in which a shift amount is different between the bit string of the predetermined point and a bit string of a point other than the point for the bit string of the butterfly operation result in a predetermined stage in the butterfly operating part.
    ビットシフト部は、前記バタフライ演算部における予め定めた段階のバタフライ演算結果のビット列について、予め定めた前記ポイントのビット列と、該ポイント以外のポイントのビット列と、でシフト量が異なるビットシフト処理を行う。 - 特許庁
  • An n-bit (n: positive integer) multiplier shift register 4 holds an n-bit multiplier and shifts it to the LSB, bit by bit synchronously with a clock signal.
    ｎビット（ｎは正の整数）の乗数シフトレジスタ４はｎビットの乗数を保持しクロック信号に同期してＬＳＢへ１ビットづつシフトする。 - 特許庁
  • A shift register 24 for ENA transfer is a 16-bit register corresponding to nozzles 150 for every bit.
    ＥＮＡ転送用シフトレジスタ２４は各ビット毎にノズル１５０に対応した１６ビットレジスタである。 - 特許庁
  • A multiplier performs 1-16-bit barrel shift of a 16-bit operand or an (N×16)-bit chain operand by means of a 4-16-bit decoder 35.
    ４−１６ビットのデコーダ３５により、乗算器は１６ビットのオペランドまたは（Ｎ×１６）ビットのチェーンオペランドに対して１−１６ビットのバレルシフトを行う。 - 特許庁
  • Similarly, an adder 24 sums the value H-(l+4,kp,l+4) and the output of the bit shift circuit 22, and a bit shift circuit 26 shifts the obtained sum by one bit to obtain a value H-(l+3,kp,l+3).
    同様に、Ｈ~(ｌ＋４,ｋ_p,l+4)とビットシフト回路２２の出力を加算器２４で加算し、ビットシフト回路２６でビットシフトしてＨ~(ｌ＋３,ｋ_p,l+3)を得る。 - 特許庁
  • To shift bit numbers of digital signals in a random order by a switching circuit.
    スイッチ回路によりデジタル信号のビット番号をランダムに入れ替える。 - 特許庁
  • The bit shift processing circuit 5 applies bit shift processing equivalent to an arithmetic processing of multiplying 2n by each pixel value according to received weight amount data.
    ビットシフト処理回路５は、供給される重み量データに従って、各画素値を２^n 倍する演算処理に相当するビットシフト処理を行う。 - 特許庁
  • JPEG lossless encoding is executed to the high order side bit data and a bit shift operation/ packing processing to two pixels is executed to the low order bit data.
    上位側ビットデータにはＪＰＥＧロスレス符号化が、下位側ビットデータには２画素宛のビットシフト演算／パッキング処理が施される。 - 特許庁
  • The computing unit 122 adds an one-bit parity bit D123 stored on a shift register 123 to the information bits D122-1 to D122-7 to obtain a new one-bit parity bit D124 responsible for the LDPC code for storage in the shift register 123.
    演算器１２２は、情報ビットD122-1乃至D122-7と、シフトレジスタ１２３に記憶された１ビットのパリティビットD123とを加算することにより、LDPC符号の新たな１ビットのパリティビットD124を求め、シフトレジスタ１２３に記憶させる。 - 特許庁
  • For example, a high-order/low-order bit selection section 272 extracts a low-order bit side for black shading and extracts a high-order bit side for white shading through bit shift operation.
    たとえば、上位・下位ビット選択部２７２は、ビットシフト操作により、黒シェーディング用には下位ビット側を抽出し、白シェーディング用には上位ビット側を抽出する。 - 特許庁
  • It creates the selection number bit map which does not select the inactive output destination by carrying out bit shift operation of the selection number bit map referring to an output destination state bit map.
    出力先状態ビットマップを参照し、選択番号ビットマップをビットシフト演算することにより、不活性出力先を選択しない選択番号ビットマップを生成する。 - 特許庁
  • A data re-conversion part 13 converts the inverse of the intermediate data into the inverse of the input data by a second bit shift operation corresponding to the first bit shift operation.
    データ再変換部１３は、第１のビットシフト操作に対応した第２のビットシフト操作により、中間データの逆数を入力データの逆数に変換する。 - 特許庁
  • A shift amount calculation circuit 11 counts the bit number of '0' continued from the uppermost bit for parallel data a, and outputs shift amount data b.
    シフト量算出回路１１は並列データａに対して、最上位ビットから連続する“０”のビット数を計数し、シフト量データｂを出力する。 - 特許庁
  • When the index is detected so as to detect a bit shift, all succeeding data inside the same packet are shifted by the same bit number as the shift of the index.
    もしインデクスが検出され、ビットシフトが発見されると、同じパケット内の引き続くすべてのデータが、インデクスのシフトと同じビット数だけシフトされる。 - 特許庁
  • The semiconductor memory device includes a level shift means that performs level shift of the potential of bit lines when a sense amplifier 3 starts reading out the potential of a pair of bit lines, BL and BL_B.
    半導体記憶装置は、センスアンプ3がビット線対BL、BL_Bの電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段を備える。 - 特許庁
  • A bit-shift circuit gives the bit-shift-amount required to converge a feedback loop to the digital control data to the digital control oscillator.
    ビット・シフト回路は、ディジタル制御発振器へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量を与える。 - 特許庁
  • A bit shift section 53 shifts an addition result by two bits in the descendant direction to obtain 8-bit output image data Dout.
    ビットシフト部５３は、加算結果を下位方向に２ビット分シフトして８ビットの出力画像データＤout を得る。 - 特許庁
  • A bit weighting section 103 calculates a bit weighting coefficient on the basis of the phase shift according to the characteristic of a gray code.
    ビット重み付け部103で、グレイ符号の特性に基づいて、位相ズレからビット重み付け係数を算出する。 - 特許庁
  • Bit shifters 317, 327 respectively shift each bit in the right direction so as to perform arithmetic processing for calculating a half of each added value.
    ビットシフタ３１７、３２７は、加算された値を１／２に演算処理するために、各ビットを右方向にシフトする。 - 特許庁
  • Here at least one bit is selectively phase-shifted, in accordance with the bit-wise phase shift signal (406).
    ここでは、少なくとも１つのビットは、ビット毎移相信号に従って選択的に移相される（４０６）。 - 特許庁
  • A bit-shift-add- reducing part 10 transacts several kinds of bit-shift to an output data of the bit-shift-reducing part, and processes so that an input signal is changed to be an output of (2p-1)/2p-2p-(2p-1-1)/2p by adding each of the outputs.
    ビットシフト加算減衰部１０はビットシフト減衰部２の出力データに対して数種類のビットシフトを行い、それぞれの出力を加算することにより入力信号を(2^p-1)/2^p〜2^p-(2^p-1-1)/2^pの出力となる処理をする。 - 特許庁
  • A correlation is found between a high-velocity codel 9 generated in the master device and a high-velocity code 9 generated in the slaved device, and a bit shift is carried out, until a peak is detected by a bit shift controller 19 and until the phase shift becomes within one bit.
    また、マスタ装置で生成する高速送信符号９と、スレーブ装置データ生成する高速符号９との相関をとり、ビットシフト制御器１９でピークが検出でき、位相ずれが１ビット以内となるまでビットシフトを行う。 - 特許庁
  • To provide a data collection system not requiring shift operation of a bit in a transfer device.
    転送装置にてビットのシフト操作が不要なデータ収集システムを得ること。 - 特許庁
  • To provide a data distribution system unnecessary to perform a bit shift operation in a transfer device.
    転送装置にてビットのシフト操作が不要なデータ分配システムを得ること。 - 特許庁
  • A bit-shift-reducing part 2 shifts n bit digital data of a wave making device 1 one by one, and reduces an amplitude to 1/2.
    ビットシフト減衰部２は波形発生装置１のｎビットデジタルデータを１ビットづつシフトして、振幅を1/2^kに減衰する。 - 特許庁
  • Bit strings Sj from a first shift register 11 are output to an AND gate circuit 13 in the order of the highest bit.
    第１シフトレジスタ１１からのビット列Ｓｊは、最上位ビットから順にアンドゲート回路１３に出力される。 - 特許庁
  • A shift amount determination section 176 determines a power exponent (x) of the value B (= 2^x) of the power of 2 as bit shift amount.
    シフト量決定部１７６は、２のべき乗値Ｂ（＝２^ｘ）のべき指数ｘをビットシフト量として決定する。 - 特許庁
  • The frequency divider 25 comprises a 16-bit shift register and loads an initial value of the initial value setting section 24 by an output of the edge detection section 23 to carry out 16-bit shift operations.
    分周器２５は１６ビットのシフトレジスタで、エッジ検出部２３の出力により初期値設定部２４の初期値をロードし、１６ビットのシフト動作を行う。 - 特許庁
  • The second shifter 15 applies bit-shift to the total sum of the shift values outputted from the second total sum arithmetic circuit 14 in the direction of the least significant bit by n times and outputs the result as an average value.
    第２シフタ１５は、第２総和演算回路１４から出力されたシフト値の総和を下位桁方向にｎ回ビットシフトして、平均値として出力する。 - 特許庁
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