「bit shift」を含む例文一覧(374)
＜前へ 1 2 3 4 5 6 7 8 次へ＞- A shift data and a time code are written in an FIFO memory 11 and taken in a computing circuit 30 only in the case when a bit of 1 in value exists in a shift data of a shift register 10 at the time of the TDC mode.
ＴＤＣモード時はシフトレジスタ１０のシフトデータ中に値が１のビットがある場合に限り、シフトデータとタイムコードがＦＩＦＯメモリ１１に書き込まれ、演算回路３０に取り込まれる。 - 特許庁 - These parallel computers are constituted of a quadrature shift register 6 and a memory 3, data is transferred to the quadrature shift register 6 with P bit width by an M step, the data is transferred (inputted/outputted) to the memory 3 with M bit width by a P step.
直交シフトレジスタ６と、メモリ３とからなり、直交シフトレジスタ６にデータがＰビット幅でＭステップにより転送され、メモリ３にそのデータがＭビット幅でＰステップにより転送（入出力）される。 - 特許庁 - The counter 7 retains a counter value 50 (number of cache hits for every N cycles) that is updated according to contents inputted to the lowest bit 60 of the shift register 6 and to contents outputted from the highest bit 6n of the shift register 6.
カウンタ７は、シフトレジスタ６の最下位ビット６０に入力される内容と、最上位ビット６ｎから出力された内容に基づいて更新されるカウンタ値５０（Ｎサイクルあたりのキャッシュヒット回数）を保持する。 - 特許庁 - Output grayscale data Dout in which a grayscale data d lines in a serial form, is inputted to a bit shift circuit 210; and when a shift instruction signal SCTL is inputted, each grayscale data is bit shifted to a lower side.
ビットシフト回路２１０には、階調データｄがシリアル形式に連なってなる出力階調データＤｏｕｔが入力され、シフト指示信号ＳＣＴＬが入力された場合、各階調データを下位側にビットシフトする。 - 特許庁 - A shift section 173 obtains a clock control amount F' by bit-shifting the difference E in the right direction by the power exponent (x).
シフト部１７３は、差分Ｅをべき指数ｘだけ右方向にビットシフトさせてクロック制御量Ｆ’を求める。 - 特許庁 - A decoder 22 decides correct/error or the pre-pit synchronous-bit b2 detection based on the parallel outputs of the shift register 18.
デコーダ２２はシフトレジスタ１８のパラレル出力に基づき、プリピット同期ビットｂ２の検出の正誤を判定する。 - 特許庁 - A counter C2 is made increment just by 1 (S16) and the shift register value in the temporary register R2 is shifted to left by 1 bit (S17).
カウンタＣ２を１だけインクリメントし（Ｓ１６）、テンポラリレジスタＲ２のシフトレジスタ値を１ビット左シフトする（Ｓ１７）。 - 特許庁 - Gate pulses of n-pieces are sequentially generated by an output of the n-th step bit output line of a shift register 20.
シフトレジスタ２０の第ｎ段のビット出力線の出力によりｎ個のゲートパルスが順次生成される。 - 特許庁 - The writing compensation circuit 70 performs bit shift compensation processing on the data signals of detected data patterns.
書き込み補償回路７０は、検出したデータパターンのデータ信号に対するビットシフト補償処理を実行する。 - 特許庁 - The shift register 23 successively stores serial data DI according to the clock CK, and when the stored start bit S reaches the uppermost bit of the shift register 23, output of the AND circuit 25 is masked by an OR circuit 26, and the supply of the clock CK to the shift register 23 is checked.
シフトレジスタ２３は、クロックＣＫに従ってシリアルデータＤＩを順次格納し、格納されたスタートビットＳがシフトレジスタ２３の最上位ビットに達すると、ＯＲ回路２６によりＡＮＤ回路２５の出力がマスクされ、シフトレジスタ２３に対するクロックＣＫの供給が阻止される。 - 特許庁 - To correct the wrong correction by correcting the bit shift of binary data which are read out of media and also generating the information on an uncorrected bit and its correcting direction.
メディアから読み出される２値データのビット・シフトを補正すると共に、補正前のビット及びビットの補正方向を示す情報を生成して誤補正の訂正を可能にする。 - 特許庁 - For the received question bit sequence, a bit sequence is generated through the operation process of a shift register and a random-number arithmetic process circuit including exclusive OR(XOR).
受信した質問ビット列に対して、シフトレジスタと排他的論理和（ＸＯＲ）を含む乱数演算処理回路で演算処理を施したビット列を生成する。 - 特許庁 - A comparator 25 compares a 1st-bit output with a 2nd-bit output outputted from the shift register 24 to judge the generation of a phase deviation between the input clock and the output clock.
比較器２５ではシフトレジスタの１ビット目出力と２ビット目出力とを比較して、入力クロックと出力クロックとの間に位相ずれが生じたか否かを判定する。 - 特許庁 - The usage of the ring shift register reliably reduces the maximum value of the number of toggle bits compared with a binary counter without generating a carry from the lowest bit to the highest bit.
リングシフトレジスタを用いることで、最下位ビットから最上位ビットにキャリー（桁上げ）が生じることがなく、バイナリカウンタよりもトグルビット数の最大値を確実に少なくできる。 - 特許庁 - Then, bit shift is applied by utilizing the data shift function of an ALU 18 while circulating these data and data to be written in a RAM 16 are successively generated.
そして、そのデータを巡回させながら、ＡＬＵ１８のデータシフト機能を利用してビットシフトを施し、ＲＡＭ１６に書き込むためのデータを、次々に生成していく。 - 特許庁 - A shift number calculation section 151 in a stuff code detection section 105 subtracts a coded data residual amount from an input/output bit number of a computing element to calculate a shift number.
スタッフ符号検出部１０５内のシフト数算出部１５１が、演算器の入出力ビット数から符号化データ残量を減算してシフト数を算出する。 - 特許庁 - Color shift correcting units 408C, M, Y, K convert coordinates in reading image data from bit map memories 406C, M, Y, K on the basis of the computed color shift correction amounts, respectively.
色ずれ補正部４０８Ｃ、Ｍ、Ｙ、Ｋは、算出された色ずれ補正量に基づいてビットマップメモリ４０６Ｃ、Ｍ、Ｙ、Ｋからの画像データを読み出す座標を変換する。 - 特許庁 - When the Viterbi output signal is given with the two-bit width of D0 and D1, the shift registers 256 and 258 are synchronized with a serial clock and respectively shift the data D1 and D0.
ビタビ復号出力がＤ０，Ｄ１の２ビット幅である場合にはシフトレジスタ２５６，２５８はシリアルクロックに同期してそれぞれデータＤ１，Ｄ０のシフトを行なう。 - 特許庁 - When the high-resolution video signal is input and a bit shift is made, multiplication by a gain which is display gradation width/(display gradation width +1 - bit shift quantity ×2) times is performed to expand the narrowed display gradation width.
高解像度の映像信号が入力されビットシフトが行われた場合には、表示階調幅／（表示階調幅＋１−ビットシフト量×２）倍のゲインを掛けることにより、狭まった表示階調幅を拡大することができる。 - 特許庁 - The lead bit number of binary data of the object for left shift by a barrel shifter 1 is detected by a priority encoder 2, and this lead bit number and the shift number input by the barrel shifter 1 are compared with each other by a comparator 3.
バレルシフタ１によって左シフトを行う対象の２進数データのリードビット数を、プライオリティエンコーダ２によって検出し、このリードビット数及び前記バレルシフタ１に入力されるシフト数を比較器３によって比較する。 - 特許庁 - A reproduction equalization data generating means 5 adds the sum of the product data to the bit shift data BS for generating reproduction equalizing data EQ.
再生等化データ生成手段５は、積和データとビットシフトデータＢＳを加算して、再生等化データＥＱを生成する。 - 特許庁 - A selector circuit 36 selects any of outputs Out1-Outn×m of each shift register 30 and generates an output 14 in bit synchronization.
セレクタ回路36は、各シフトレジスタ30の出力Out1〜Outnxmのうちの１つを選択し、ビット同期された出力14を生成する。 - 特許庁 - The shift circuit 201 shifts the bit-combined data of an exponent qe and a mantissa qm by L toward the MSB.
シフト回路２０１において、指数ｑｅと仮数ｑｍとをビット結合したデータを、ＬだけＭＳＢに向けてシフトする。 - 特許庁 - The identifications in the frame and between frames and the coding of the bit shift value and the difference data are executed to attain an additional compression.
最終的に、フレーム内、フレーム間の識別、ビットシフト値、差分データの符号化を行うことで追圧縮を行う。 - 特許庁 - A shift register 103 converts RF digital signals serially inputted from an antenna into n-bit parallel carrier patterns.
シフトレジスタ１０３は、アンテナからシリアル入力されるＲＦデジタル信号をｎビットパラレルの搬送波パターンに変換する。 - 特許庁 - The rotation bit count of the shift register 2a can be modified with a selection signal configured by the control software D.
シフトレジスタ２ａの回転ビット数は制御ソフトウエアＤにより設定した選択信号により変更可能としている。 - 特許庁 - The CRC coder 3 inputs the content of the second shift register 12 in the order of the highest bit for CRC operation.
ＣＲＣ符号器３は第２シフトレジスタ１２の内容を最上位ビットから順番に入力してＣＲＣ演算する。 - 特許庁 - Two time constant circuits as a 6-bit shift circuit 26 and a 2-bit shift circuit 27 are provided with a time constant switching part 26 in an ACC (auto color calibration) circuit 8, a switch 25 is switched by killer discrimination data output from a color killer circuit 9.
ＡＣＣ回路８内の時定数切替部２６に６ビットシフト回路２６と２ビットシフト回路２７という２つの時定数回路を設け、カラーキラー回路９から出力されるキラー判別データにより切替スイッチ２５を切り換えるようにする。 - 特許庁 - A decoding device performing the entropy decoding of a bit stream to be inputted for outputting has shifters 102, 105 that are provided in parallel to the input of the bit stream and successively shift the inputted bit stream for holding.
入力されるビットストリームをエントロピー復号化して出力する復号化装置は、ビットストリームの入力に対して並列に設けられ、入力されたビットストリームを順次にシフトさせて保持するシフタ１０２、１０５を有する。 - 特許庁 - In both the 2n-bit command and the n-bit command, a shift operation necessary for cutting out the register designation field from the command can be simplified or deleted by mutually matching the register fields of the 2n-bit command and the n-bit command, and the register contention determination processing can be speeded up.
２ｎビットの命令でもｎビットの命令であっても、命令からレジスタ指定フィールドを切出すために必要なシフト動作を２ｎビット命令とｎビット命令のレジスタフィールドを揃えることにより、単純化もしくは削除することができ、レジスタ競合判定処理を高速化できる。 - 特許庁 - A display process client 1 determines the value of the exponent part of an characteristic 16-bit integer according to the value of a bit string constituting a 32-bit integer indicating a coordinate value on a graphic display, performs an arithmetic shift operation on the bit string to be sent, and sends the result to a display process server 2.
表示処理クライアント１は、グラフィック表示の座標値を示す３２ビット整数を構成するビット列の値に応じて、指数部付き１６ビット整数の指数部の値を決定し、送信対象のビット列に対して算術シフト処理を実行して表示処理サーバ２に送信する。 - 特許庁 - To suppress a several-% decrease in lightness due to narrowing of a display gradation width caused by a bit shift when a display device employs constitution wherein color reduction is performed by a bit shift to suppress in-use capacity of a frame buffer small when a high-resolution video signal is input and then its bit width is restored in reading thereof.
表示装置において、高解像度の映像信号が入力された時に、フレームバッファの使用容量を抑えるためビットシフトによる減色を行い、その読み出しでビット幅を復元する構成をとった場合、ビットシフトによって表示階調幅が狭まり明るさが数％落ちてしまうのを抑える。 - 特許庁 - This device is provided with (n) shift register parts for constituting 'p+log2n' stages of one-bit shift registers while using a changeover switch for sharing an input latch and an output latch in respectively similar configurations concerning n-dimensional input data having a quantized bit number (p) and 'n/2' butterfly arithmetic parts for performing addition/subtraction at the interval of one bit.
量子化ビット数ｐのｎ次元の入力データに対してそれぞれ同様の構成をなし、入力ラッチと出力ラッチを共用化する切替スイッチを用いて“ｐ＋ｌｏｇ_2ｎ”段の１ビットシフトレジスタを構成するｎ個のシフトレジスタ部と、１ビットごとに加減算を行う“ｎ／２”個のバタフライ演算部を備える。 - 特許庁 - In the frame transmitting circuit 1 having a shift register which has data written by a device such as the CPU, and serially transmits the data as frames from a head bit 2s sequentially, an output of an FF 2s of the head bit of the shift register is connected to an input of an FF 2e of an end bit to form a loop L.
ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとして先頭ビット２ｓから順にシリアル送信するシフトレジスタを有するフレーム送信回路１において、シフトレジスタの先頭ビットのＦＦ２ｓの出力を末尾ビットのＦＦ２ｅの入力に接続してループＬを形成したものである。 - 特許庁 - A 1-bit shift register is formed by pn junction photo diodes Pa11-Pamn, Pb11-Pbmn, Pc11-Pcmn, and Pd11-Pdmn as pixels arranged as a matrix and 4 unit transfer stages Vsaij, Vsbij, Vscij and Vsdij, and the solid- state image pickup device consists of the 1-bit shift register and vertical shift registers VS1-VSm.
マトリクス状に配された画素となるｐｎ接合フォトダイオードＰａ11〜Ｐａmn，Ｐｂ11〜Ｐｂmn，Ｐｃ11〜Ｐｃmn，Ｐｄ11〜Ｐｄmnと、４つの単位転送段ＶＳａij，ＶＳｂij，ＶＳｃij，ＶＳｄijによって１ビットのシフトレジスタを形成するとともに埋込チャネルＣＣＤで構成された垂直シフトレジスタＶＳ1〜ＶＳmとから構成される。 - 特許庁 - Consequently, even if phase control over a PLL circuit 6 becomes unstable since bits recorded on a disk 1 shift from their original positions and the binarized signal obtained by reproducing the bits has a bit shift and the bit shift tends to generate over the whole, the phase control can indirectly be secured by delaying the binarized signal.
このため、ディスク１に記録されるピットの位置が本来の位置からずれ、それを再生した２値化信号にビットシフトがあり、このビットシフトの傾向が全体にあり、ＰＬＬ回路６の位相制御が不安定となるような場合でも、２値化信号の遅延によりその位相制御が間接的に確保可能となる。 - 特許庁 - When a bit array is operated by the integer computing unit 13 while not aiming at the value of the floating point number but aiming at its bit array, operation equivalent to the shift operation can be carried out.
浮動小数点数を値として注目するのではなく、そのビット配列に注目し、ビット配列を整数演算器１３で操作することでシフト演算と同等の演算を実現する。 - 特許庁 - An LUT memory 104 refers to an LUT held therein to convert n-bit carrier patterns inputted from the shift register 103 into 1-bit BB signals and outputs them.
LUTメモリ１０４は、保持するLUTを参照することにより、シフトレジスタ１０３から入力されるｎビットの搬送波パターンをそれぞれ１ビットのＢＢ信号に変換して出力する。 - 特許庁 - Then, the feedback register feeds back an output bit to an input to agitate data, and the dynamic linear feedback shift register feeds back the output bit to an input to agitate the data.
次に、フィードバックレジスタが出力ビットを入力にフィードバックしてデータの攪拌処理を行い、動的線形フィードバックシフトレジスタが出力ビットを入力にフィードバックしてデータの攪拌処理を行う。 - 特許庁 - An adder 21 of this OFDM receiver sums pilot signal transmission line response estimate values H-(l,kp,l) and H-(l+4,kp,l+4) using an adder 21, a bit shift circuit 22 shifts the sum by 1-bit to obtain a value H-(l+2,kp,l+2).
パイロット信号の伝送路応答推定値Ｈ~(ｌ,ｋ_p,l)とＨ~(ｌ＋４,ｋ_p,l+4)を加算器２１で加算し、ビットシフト回路２２で１ビットシフトしてＨ~(ｌ＋２,ｋ_p,l+2)を得る。 - 特許庁 - The shift register 81 is composed of, for example, 18 stages and configured so as to shift by one stage at a time by an input clock, wherein 18-bit initial value is given to an initial value input line 82.
シフトレジスタ８１は、例えば１８段構成で、入力クロックにて１段ずつシフトするように構成され、初期値入力ライン８２に１８ビットの初期値が与えられる。 - 特許庁 - A serial output shift resistor 5 is formed of a plurality of stages of bits, and the final-stage bit comprises a final-stage selector and a D flip-flop.
シリアル出力シフトレジスタ５は、複数段ビットで構成され、その終段ビットは、終段セレクタ，Ｄフリップフロップとを備える。 - 特許庁 - A 4-bit shift register 26 and a plurality of gate pulse selection circuits 27 are formed on the outside of a display part 21 of a liquid crystal panel 20.
液晶パネル２０の表示部２１の外側に、４ビットシフトレジスタ２６と複数のゲートパルス選択回路２７とを形成する。 - 特許庁 - A 4-bit linear code is generated by shift registers R3 to R0, parameters g3 to g0 and an EXOR circuit (XOR) E1.
４ビットの線形符号が、シフトレジスタＲ３〜Ｒ０、パラメータｇ３〜ｇ０、ＥＸＯＲ回路（ＸＯＲ）Ｅ１にて生成される。 - 特許庁 - The test-mode entry circuit 100 includes an n-bit shift register 101, a control circuit 102 and a test mode signal generation circuit 103.
テストモードエントリ回路１００は、ｎビットシフトレジスタ１０１、制御回路１０２及びテストモード信号発生回路１０３を備える。 - 特許庁 - Then, after comparing the N reference voltage lines with analog input voltage by the comparator 6, an N-bit serial pulse encode signal is generated by a shift register 7.
そして、コンパレータ６でアナログ入力電圧と比較後、シフトレジスタ７でＮビットシリアルのパルスエンコード信号を発生する。 - 特許庁 - A bit shift 102 shifts image data after the quantization of the basic layer to the left for giving to an expansion layer encoder 110.
ビットシフト部１０２は、基本レイヤの量子化後の画像データを左ビットシフトした上で、拡張レイヤ符号化部１１０に与える。 - 特許庁 - A bit weighting coefficient is computed by gray coding from a phase shift between phase detected by a bit weighting section 103 and natural phase, a soft decision bit data is generated from the phase maximum likelihood computed by a bit maximum-likelihood generating section 105 and the bit weighting coefficient and selected phase information, and soft decision Viterbi decoding is conducted by a soft decision Viterbi decoding section 106 in the data.
ビット重み付け部１０３で検出位相と固有の位相との位相ズレとからグレイ符号化でビット重み付け係数を算出し、ビット尤度生成部１０５で算出位相尤度及びビット重み付け係数と選択位相情報とから軟判定ビットデータを生成し、これを軟判定ビタビ復号部１０６で軟判定ビタビ復号する。 - 特許庁 - The magnetic storage device reads the phase shift amount measuring bit formed on a magnetic storage medium 4 to output a playback signal, determines whether the playback signal is unfixed and measures a phase shift amount to a data recording bit of the write clock based on the determination result.
磁気記憶装置が、磁気記憶媒体４に形成された位相ずれ量測定用ビットを読み取って再生信号を出力し、再生信号が不定であるかを判断し、判断結果に基づいて、ライトクロックのデータ記録用ビットに対する位相ずれ量を測定する。 - 特許庁 - The output signals si[15:1] of the 16-bit shift register 1 are inputted to the 15-input OR circuit 3 and the output of the 15-input OR circuit 3 and the output signals si [0] of the 16-bit shift register 1 are inputted to the 2-input AND circuit 4.
１６ビットシフトレジスタ１の出力信号ｓｉ［１５：１］は１５入力論理和回路３に入力され、１５入力論理和回路３の出力と１６ビットシフトレジスタ１の出力信号ｓｉ［０］は、２入力論理積回路４に入力される。 - 特許庁
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