「bit shift」を含む例文一覧(374)
＜前へ 1 2 3 4 5 6 7 8 次へ＞- In timing signals output from a shift resistor 141 with a k-bit line, a timing signal corresponding to data for signal selection held at a SRAM part is selected by a selector 144 and output.
シフトレジスタ１４１からｋビットのラインで出力されたタイミング信号のうち、ＳＲＡＭ部で保持している信号選択用データに対応するタイミング信号をセレクタ１４４で選択して出力する。 - 特許庁 - When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, and calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.
１６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁 - A 1st diffusion code sequence from the register 6 is shifted and outputted by one bit at a time at desired timing, a prescribed code sequence is outputted from the register 7 with one bit shifted each time the register 6 performs one cycle shift and is subjected to operation processing in an exclusive-OR circuit 8, and a desired spread code sequence is outputted.
シフトレジスタ６からの第１の拡散符号系列が所望のタイミングで１ビットずつシフトして出力され、シフトレジスタ７からは、シフトレジスタ６が１周期シフトするごとに１ビットシフトして所定の符号系列が出力され、排他的論理和回路８で演算処理され、所望の拡散符号系列が出力される。 - 特許庁 - When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.
１６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁 - To provide a device for embedding information into a sound signal that can increase the amount of information to be embedded and precision of extraction by improving the probability to embed data and also eliminate bit inversion even if a slight shift is caused by improving precision of shift correction.
データを埋め込むことができる確率を高め、埋め込み可能な情報量と抽出時の精度を増大させるとともに、位置ずれ補正の精度を向上させ、多少の位置ずれが発生してもビット反転を発生させないことが可能な音響信号に対する情報の埋め込み装置を提供する。 - 特許庁 - A rewritable logic element configuring a phase detector and a phase adjustment device is connected to a clock signal and data signal input stage of a multiplexer circuit so as to detect a phase shift of a data signal with respect to a clock signal and adjust the phase in a way of absorbing the phase shift as a result thereby eliminating a bit error.
マルチプレクサ回路のクロック信号およびデータ信号入力段に、位相検出器および位相調整器を書き換え可能な論理素子を接続することで、クロック信号に対するデータ信号の位相ずれを検出し、その結果に応じて位相ずれを吸収するように位相を調整し、ビット誤りを無くすことができる。 - 特許庁 - Plural pieces of bit transmission data are stored in a register 30 and serially sent to the data line 7, the reception data received from the data line 7 are written in a shift register 35 and it is checked whether data in both registers 30 and 35 match or not.
複数ビット送信デ−タをレジスタ３０に記憶してデ−タ線７にシリアルに送出し、デ−タ線７から受入れた受信デ−タをシフトレジスタ３５に書き、両レジスタ３０，３５のデ−タが合致するかチェックする。 - 特許庁 - To provide an optical transmitter for optical fiber transmission capable of improving high bit rate transmission characteristics by easily generating a signal subjected to π/2 shift between adjacent bits without using a new optical device.
新しい光デバイスを用いることなく、隣接ビット間でπ／２シフトした信号を容易に発生させ、高ビットレート伝送特性の改善を図ることが可能な光ファイバ伝送用光送信装置を提供する。 - 特許庁 - After xN-bit path selection information for radix -2^x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82.
シフトレジスタ８１に対しては、radix-2^xのパス選択情報が１クロックあたりxNビットずつ入力され、k入力分蓄積された後、kxNビットのパス選択情報がまとめてパスメモリ用RAM８２の１アドレスに書き込まれる。 - 特許庁 - If the bits of the same value continue with the higher n+1 bits, the data stored in an input register 11 is shifted by n bits to the MSB side, and a flag of 1 bit for indicating the fact of a shift has been formed.
上位ｎ＋１ビットに同じ値のビットが連続している場合には、入力レジスタ１１に記憶されているデータをＭＳＢ側にｎビットシフトさせ、シフトさせたことを示す１ビットのフラグを生成する。 - 特許庁 - Then, data shift volume is read out, according to the relative dislocation of the exposure areas, corresponding to the rotation position of a roller CR2, and raster data written to a bit map memory are read from the region shifted by the data shifted volume.
そして、ローラＣＲ２の回転位置に応じた露光エリアの相対的位置ずれに従ってデータシフト量が読み出され、ビットマップメモリに書き込まれたラスタデータをデータシフト量だけシフトさせた領域から読み出す。 - 特許庁 - Phase shift codes are applied to a plurality of lower side bits among the counted values stored in a digital memory 108 of each A/D conversion circuit 106, and A/D conversion is realized with the bit accuracy improved by a lower frequency.
各Ａ／Ｄ変換回路１０６のデジタルメモリ１０８に保持させる計数値のうち、下位側複数ビットに位相シフトコードを適用し、より低い周波数でビット精度を向上させたＡ／Ｄ変換を実現する。 - 特許庁 - The count value in the vertical direction is multiplied by a prescribed value which can be set by terminals A-B, larger than the lateral size of image by a bit shift SF and an adding part ADD2 and added to the count value in the horizontal direction.
垂直方向の計数値は、Ａ〜Ｂ端子によって設定可能な、画像の横サイズよりも大きい所定値を、ビットシフトＳＦと加算部ＡＤＤ２とにより乗算されて、水平方向の計数値と加算される。 - 特許庁 - To provide a semiconductor device in which wasteful charging and discharging currents can be prevented from being made to flow to the bit line of a reference potential side while a sense amplifier senses and when shift is made from precharging in a memory cell to data reading.
センスアンプによるセンス中や、メモリセルにおけるプリチャージからデータの読み出しに移る際に、参照電位側のビット線に無駄な充放電電流が流れるのを防止できる半導体装置を提供する。 - 特許庁 - In this case, a left bit shift to the logical identifier range is executed, and a plurality of logical identifier ranges whose leading bits are the same are divided according to the difference of the leading bits in the logical identifier range.
このとき、論理識別子範囲に対する左ビットシフトを実行し、論理識別子範囲における先頭ビットの違いによって、先頭ビットが同一であるような複数の論理識別子範囲を分割する。 - 特許庁 - The multi-value PSK decoder for 8PSK or over demodulating I and Q signals demodulated by an orthogonal demodulator employs an adder and a bit shift arithmetic unit, to conduct branch metric calculation on the basis of a square of the Euclidian distance.
直交復調器で復調されたI信号およびQ信号を復調する8PSK以上の多値PSK復号装置において、加算器とビットシフト演算器を用いてユークリッド距離の二乗に基づくブランチメトリック計算を行う。 - 特許庁 - A left bit shift range division means 816 divides a retrieval message with a logical identifier range in order to spread a retrieval message (retrieval request) to a peer in charge of a logical identifier belonging to the logical identifier range.
左ビットシフト範囲分割手段８１６は、論理識別子範囲に属する論理識別子を担うピアに、検索メッセージ（検索要求）が行き渡るように、論理識別子範囲とともに検索メッセージを分割する。 - 特許庁 - To provide a high speed reciprocal arithmetic unit to be easily constituted only of a general bit shift function installed in a microcomputer or the like, an adder (substracter) and a storage device of small capacity.
マイクロコンピュータ等に装備されている一般的なビットシフト機能と、加算器（減算器）のみで、また、小容量の記憶装置を設けるのみで、容易に構成できる、高速の逆数演算装置を提供すること。 - 特許庁 - To provide an interpolation device which enables preventing bit shift of demodulation signal when a 'false pulse' due to a noise is superposed to the phase-encoded modulated input signal or due to the pulse omitted caused by the defect, etc., on a disk.
フェーズエンコード変調信号入力にノイズによる「偽のパルス」が重畳されたり、ディスク上のディフェクト等によりパルスが欠落した場合に復調信号のビットずれをなくすことができる内挿装置を提供する。 - 特許庁 - The analog/digital converter is provided with a shift register 14 that receives comparison results of an amplifier group 12 altogether and provides an output of one bit each of the comparison results of 256-sets of the amplifiers being components of the amplifier group 12 in the case of executing a test of the amplifier group 12.
アンプ群１２のテストを実行する際、アンプ群１２の比較結果を一括入力し、アンプ群１２を構成する２５６個のアンプの比較結果を１ビットずつ出力するシフトレジスタ１４を設ける。 - 特許庁 - On a decoding side, inverse requantization, restoration of the MDCT coefficient by left-bit shifting by the number of shift bits, and conversion to a real-time region by inverse MDCT are performed to restore a speech signal.
復号側では、逆再量子化、前記シフトビット数ぶんだけ左ビットシフトすることによるＭＤＣＴ係数の復元、及び、逆ＭＤＣＴによる実時間領域への変換、により、音声信号が復元される。 - 特許庁 - A CPU (Central Processing Unit) 11 calculates a difference between a target position and a position of a start point of the graphic image, and a shift circuit F outputs a pixel value of a position distant from a position of each pattern bit value of the memory H by the calculated difference.
ＣＰＵ１１は、目標位置と図形画像の始点の位置との差分を算出し、シフト回路Ｆは、メモリＨの各パターンビット値の位置から、算出された差分だけ離れた位置の画素値を出力する。 - 特許庁 - The m-sets of bit data latched in order of the switch signals SR1, SR2 outputted from the shift registers 38, 39 are inputted to a digital/analog converter to receive the digital data by the digital/analog converter.
（ｃ）シフトレジスター３８、３９から出力されるスイッチ信号ＳＲ１、ＳＲ２の順序によりラッチングされるｍ組のビットデータをデジタル／アナログ変換器に入力し、デジタル／アナログ変換器にデジタルデータを受信させる。 - 特許庁 - When the bits of the same value continue with the higher n+1 bits, the data stored in an input register 11 is shifted by n bits to the MSB side, and a flag of 1 bit for indicating the fact of a shift has been formed.
上位ｎ＋１ビットに同じ値のビットが連続している場合には、入力レジスタ１１に記憶されているデータをＭＳＢ側にｎビットシフトさせ、シフトさせたことを示す１ビットのフラグを生成する。 - 特許庁 - An adder 13 summates a product between a 6-bit information word D12 supplied from a cyclic shift circuit 12 and an information part of a check matrix H corresponding to the information of the information word in the unit of 6 rows by the rows and gives the result to a RAM 14 as a sum D15.
加算器１３は、サイクリックシフト回路１２から供給される６ビットの情報語D12と、その情報に対応する検査行列Hの情報部との積を、６行単位で行ごとに積算し、和D15としてRAM１４に供給する。 - 特許庁 - A time length of a cooling pulse in each recording pulse string to form a mark having a length of nT is determined on the basis of an edge shift amount of a front edge of a mark whose preceding mark length is nT, where n is an integer and T is a channel bit length.
ｎを整数，Ｔをチャネルビット長として，長さｎＴのマークを形成するための記録パルス列におけるクーリングパルスの時間幅を，先行マーク長がｎＴであるマークの前エッジのエッジシフト量に基づいて決定する。 - 特許庁 - A serial parallel conversion circuit 3 changes a sampling interval of communication data 4 for each bit on the basis of the data shift signal 120 to set a sampling interval in more details than an integer multiple of an operating clock 110 thereby enhancing a maximum baud rate.
このデータシフト信号１２０を元に、直列並列変換回路３による通信データ４のサンプリング間隔をビット毎に切替えて、動作クロック１１０の整数倍より細かなサンプリング間隔を設定し最大ボーレートを向上する。 - 特許庁 - The pseudo-random number pattern generating circuit is formed in an integrated circuit, and generates binary sequence pattern data of 2^7-1 pseudo-random numbers having a plurality of output bit widths by using not an exclusive-OR gate but shift resistors 20 interconnected like a ring.
集積回路に形成され、排他的論理和ゲートを使用せずに、リング状に接続されたシフトレジスタ20を用いることにより、複数の出力ビット幅を有する２^7 -1擬似乱数２進シーケンスパターンデータを発生させる。 - 特許庁 - When the driving data are shifted to each bit of the shift registers, a voltage selection signal generated by a decoder DEn is inputted to an unillustrated output circuit via an effective switch circuit, and a driving signal of a TFT gate is outputted.
シフトレジスタの各ビットに駆動データがシフトされると、デコーダＤＥｎによって生成される電圧選択信号が、有効なスイッチ回路を介して図示しない出力回路に入力され、ＴＦＴゲートの駆動信号が出力される。 - 特許庁 - The data scrambling/descrambling device is provided with a shift register 500 which is initialized to a prescribed initial value and generates scrambling words SW in a 16 bit unit through prescribed parallel operation and an exclusive OR which performs exclusive OR of scrambling data SD or descrambling data UD by each bit corresponding to the scrambling words SW.
所定の初期値に初期化され、所定の並列演算を通じて１６ビット単位でスクランブリングワードＳＷを発生させるシフトレジスタ５００、及びスクランブルデータＳＤまたはデスクランブルデータＵＤをスクランブリングワードＳＷと対応するビット別に排他的論理和する排他的論理和手段を備えるスクランブリング／デスクランブリング装置を特徴とする。 - 特許庁 - This encoder 1 performs vertical-column concatenate folding arithmetic where an encoding ratio is '2/3' to inputted 2-bit input data D1 to convert it to 3-bit coded data D4 and maps it to be the transmission symbol of a 8 PSK(8-Phase Shift Keying) modulation system to output it is one encoding transmission symbol D5 of three-bits.
この符号化装置１は、入力した２ビットの入力データＤ１に対して、符号化率が“２／３”の縦列連接畳み込み演算を行い、３ビットの符号化データＤ４に変換し、８ＰＳＫ（８−Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式の伝送シンボルにマッピングして３ビットの１つの符号化伝送シンボルＤ５として出力する。 - 特許庁 - The line memory device 100 includes a line memory macro 101 which uses serial/parallel conversion, a shift register 111 which has its capacity equal to the bit width of the data to be converted into the parallel data, a selector 109 and a control block 110 which controls the register 111 and selector 109.
ラインメモリ装置１００は、シリアルパラレル変換を用いたラインメモリマクロ１０１、パラレル変換するデータのビット幅と同じ容量のシフトレジスタ１１１、セレクタ１０９、シフトレジスタ１１１とセレクタ１０９を制御する制御ブロック１１０とを備える。 - 特許庁 - Consequently, the 2-bit shift circuit 27 with a quick response speed is selected, for example, when a level of a burst signal included in the carrier chrominance signal has no level, and at the instant of a change of the burst signal from an absence signal to a presence signal.
このようにすれば、例えば搬送色信号に含まれるバースト信号のレベルが無いとき、及び、バースト信号が無信号から有信号に変化した瞬間においては、応答速度の速い２ビットシフト回路２７が選択されるようにした。 - 特許庁 - Further, the detection circuit is equipped with a correction voltage circuit 8 for outputting a correction voltage lower than a one-bit voltage and a voltage shift circuit 9 for adding the correction voltage to or subtracting it from the analog signal outputted from the sensor circuit 4.
さらに、電流検出回路は、１ビット電圧よりも小さい補正電圧を出力する補正電圧回路８と、この補正電圧をセンサー回路４から出力されるアナログ信号に加算または減算する電圧シフト回路９を備える。 - 特許庁 - This Bezier curve generation circuit comprises a multiplication circuit for multiplying coordinates of a control point for generating a Bezier curve according to a division number of Bezier curve; an addition circuit for performing addition, and a bit shift circuit.
本発明は、ベジェ曲線の分割数に応じて、ベジェ曲線を生成するための制御点の座標に対し、乗算を行うための乗算回路、加算を行うための加算回路、およびビットシフト回路とを備えるベジェ曲線生成回路である。 - 特許庁 - The superconductive single-flux quantum zinc filter comprises a 1st zinc filter composed of a shift register with taps, a two-bit destructive readout counter, and an adder, and a 2nd zinc filter composed of one or more nondestructive readout counters and a destructive readout counter.
タップ付きシフトレジスタと２ビット破壊読み出しカウンタと加算器とからなる第１のジンクフィルタと、非破壊読み出しカウンタを１個以上と破壊読み出しカウンタとからなる第２のジンクフィルタと、から超電導単一磁束量子ジンクフィルタを構成する。 - 特許庁 - A magnetic storage device reads a phase shift amount measuring bit formed on a magnetic storage medium 4 to output a reproduction signal, reads the reproduction signal using a clock for reading of a data recording bit formed in the magnetic storage medium 4 to obtain a quantization value of the read reproduction signal and determines whether the reproduction signal is unfixed based on the obtained quantization value.
磁気記憶装置が、磁気記憶媒体４に形成された位相ずれ量測定用ビットを読み取って再生信号を出力し、再生信号を磁気記憶媒体４に形成されたデータ記録用ビットの読み取り用クロックで読み取って、読み取った再生信号の量子化値を求め、求めた量子化値に基づいて、再生信号が不定であるかを判断する。 - 特許庁 - To maintain a positional relation between drawn figures without causing the shift of the figures in drawing positions when the figures are rotated even when drawn figures need to be rotated to obtain graphic data in a bit map format from graphic data in vector format.
ベクトル形式の図形データからビットマップ形式の図形データを得るのにあたり、描画図形の回転が必要となる場合であっても、回転させないときと図形の描画位置にずれが生じてしまうことなく、図形間の位置関係を保てるようにする。 - 特許庁 - When the transmission data SD is the continuous data of the same bit, a clock signal CK is selected by the selector 15, when the transmission data SD is not the continuous data, a signal obtained by dividing the clock signal CK to 1/n is selected and given to the shift register 12 as a transmission clock SC.
送信データＳＤが同一ビットの連続データの時はセレクタ１５でクロック信号ＣＫが選択され、連続データでない時はクロック信号ＣＫを１／ｎに分周した信号が選択され、送信クロックＳＣとしてシフトレジスタ１２に与えられる。 - 特許庁 - To shift a cross polarized wave interference compensation circuit to a reset state without causing deterioration in the characteristics of a bit rate by poorly affecting the control of other circuits in digital microwave communication equipment when the cross polarized wave interference compensation circuit is reset.
交差偏波干渉補償回路がリセット状態に切り替えられた時に、デジタルマイクロ波通信装置内の他の回路の制御に悪影響を与えてビット誤り率特性が劣化することなく、交差偏波干渉補償回路をリセット状態に移行させる。 - 特許庁 - After the segment synchronization is established, the synchronization detection apparatus may maintain the synchronization established state until the field synchronization detection fails, and may shift the synchronization detection signal in the temporal direction in accordance with the bit error rate RT when outputting the signal.
同期検出装置は、セグメント同期が確立した後は、フィールド同期検出に失敗するまで、同期確立状態を維持してもよく、入力信号のビット誤り率ＲＴに基づき、同期検出信号を時間方向にシフトして出力してもよい。 - 特許庁 - To provide a recording and reproducing device capable of solving a problem in which an error occurs in response to the number of programs to be dubbed when a plurality of programs recorded on magnetic tape media are all dubbed at an optimum bit rate without any shift in program start point.
磁気テープメディアに記録された複数のプログラム全てをプログラムの開始点がずれることなく最適なビットレートでダビングを行う際にダビングするプログラム数に応じて誤差が生じてしまう問題点を解決することができる記録再生装置を提供すること。 - 特許庁 - After that, a shift register 30 shifts the mantissa part of the inputted floating decimal point data by as much as the difference calculated by the subtracter 20, and a bit extracting part 40 extracts the prescribed number of bits in the shifted mantissa part as fixed decimal point data.
その後、シフトレジスタ３０において、入力された浮動小数点データの仮数部を指数部減算器２０にて求められた差分だけシフトさせ、ビット抽出部４０において、シフトした仮数部のうち所定のビット数を固定小数点データとして抽出する。 - 特許庁 - A data processing part 4 determines a bit position showing the maximum value of the counted values on the histogram based on a change point of the shifted data as the change point and calculates a shift amount so that a data acquisition position can be located at the substantially center position from the change point to the next change point.
データ処理部４は、シフトされたデータの変化点に基づくヒストグラム上で計数値が最大値を示すビットの位置を変化点とし、この変化点から次の変化点までの略中央にデータの取得位置が来るべくシフト量を算出する。 - 特許庁 - In the case of raising a gain for two bits for instance by bit shift for video signals, the signals of two bits corresponding to signal amplitude change are generated by a signal generator 110 and added to the lower two bits of the video signals after gain correction and required video signals are obtained.
映像信号について、ビットシフトにより例えば２ビット分だけゲインを上げる場合、信号発生器１１０により信号振幅変化に対応した２ビットの信号を生成し、ゲイン補正後の映像信号の下位２ビットに加算し、所要の映像信号を得る。 - 特許庁 - To provide a solid-state image pickup device that can enhance the resolution without reducing an aperture ratio by providing m-sets (m≥3) of photosensitive sections (photo diodes) with respect to each bit of a vertical shift register that is a transfer means.
本発明は、転送手段となる垂直シフトレジスタ１ビットに対して、ｍ個（ｍ≧３）の感光部（フォトダイオード）が配置されることによって、開口率の低下を招くことなく解像度の向上を図ることができる固体撮像装置を提供することを目的とする。 - 特許庁 - A bit serial signal 212_0 of each frame sequentially transfers a shift register composed of flip-flop circuits 250 to 257, and the existence/absence of frame synchronization is discriminated when coincidence circuits 260 to 267 make bits of respective stages coincide with corresponding bits of the synchronous pattern 220_0.
フレームごとのビットシリアルな信号２１２_0は、フリップフロップ回路２５０〜２５７からなるシフトレジスタを順次転送され、それぞれの段のビットが同期パタン２２０_0の対応するビットと一致回路２６０〜２６７で一致をとられることでフレーム同期の有無が判別される。 - 特許庁 - An arithmetic operation circuit 13 applies calculation to parallel data converted by shifting logarithmic likelihood ratio L(a'_i) in a p-stage shift register 12 by using a symbol correspondence rule of data before and after demodulation, and obtains the parallel data of the logarithmic likelihood ratio of m-bit code data after demodulation.
算術演算回路１３は、ｐ段シフトレジスタ１２で対数尤度比Ｌ(a'_i)をシフトして変換されたパラレルデータに対して、復調前後データのシンボル対応規則を用いた演算を行い、復調後のｍビット符号データの対数尤度比のパラレルデータを得る。 - 特許庁 - An arithmetic processing device 103 includes: an FFT processor 115 for performing fast Fourier transformation of an analog-digital converted radio signal; a bit extractor 115 for extracting a prescribed number of bits from bit-expanded data by the fast Fourier transformation; and according to a radio resource use amount in the radio signal, a controller 117 for shifting a reference extraction range to extract the prescribed number of bits by a shift amount.
本発明に係る演算処理装置１０３は、アナログデジタル変換された無線信号を高速フーリエ変換するＦＦＴ処理部１１５と、高速フーリエ変換でビット拡張されたデータから所定ビット数分切り出すビット切り出し部１１５と、無線信号中の無線リソースの使用量に応じて、所定ビット数分切り出すための基準切り出し範囲をずらし量ずらす制御部１１７とを備える。 - 特許庁 - The same processing as a bit interleave that is performed at a transmission side is executed to a candidate replica in all the states of the shift register in a convolutional coder at a transmission side and the candidate S_n' of a symbol value that is subjected to symbol mapping is stored in a memory 124 in the soft decision Viterbi decoder of the reception apparatus.
受信装置の軟判定ビタビ復号器内のメモリ１２４には、送信側の畳み込み符号器のシフトレジスタの全状態における候補のレプリカに対して、送信側で行われるビットインターリーブと同じ処理が施され、シンボルマッピングされたシンボル値の候補Ｓ_n´が格納されている。 - 特許庁
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