「bit shift」を含む例文一覧(374)
＜前へ 1 2 3 4 5 6 7 8 次へ＞- The number of steps of each shift register (the number of D flips) is set according to the periodicity (the number of times that '0' or '1' is repeated), appearing in each bit of the gray code.
各シフトレジスタの段数（Ｄフリップの数）は、グレイコードの各ビットに現れる周期性（‘０’又は‘１’が繰り返される回数）に基づいて設定する。 - 特許庁 - To provide a 180° reflection phase shifter capable of precisely acquiring phase shift quantity 180°, and suppressing the amplitude fluctuation of an output signal due to bit switching.
精度よく移相量１８０°が得られ、ビット切替えによるの出力信号の振幅変動を抑制した１８０°反射形移相器を得る。 - 特許庁 - The 8-bit data are written in the cell in a prescribed order so that the arrangement in the data table 11 is equal to the result of shift row processing.
８ビットのデータは、データテーブル１１における配置がＳｈｉｆｔＲｏｗ処理の結果と同等になるように、所定の順序でセルに書き込まれる。 - 特許庁 - Because each storage means operates like a shift register, X* (m+1)-th bit delay is generated when X pieces of the storage means are possessed.
各記憶手段がシフトレジスタのように動作するため、Ｘ個の記憶手段を有する場合はＸ＊（ｍ＋１）ｂｉｔの遅延を発生させることができる。 - 特許庁 - A data conversion part 10 converts input data into intermediate data settled in a predetermined data extent by a first bit shift operation to the input data.
データ変換部１０は、入力データに対する第１のビットシフト操作により、所定のデータ範囲に収まる中間データに入力データを変換する。 - 特許庁 - A hit rate measuring circuit 3 for a cache memory includes an N-bit shift register 6, a cache hit counter 7, and an output circuit 8 that outputs cache hits.
キャッシュメモリのヒット率測定回路３は、Ｎビットのシフトレジスタ６と、キャッシュヒットカウンタ７と、キャッシュヒットを出力する出力回路８と、を備える。 - 特許庁 - A bit shift part 36 shifts each pixel value after the execution of the error correction by the number of bits canceling the coefficient of the integer multiple of 2 included in the conversion coefficient.
ビットシフト部３６は、誤差補正が行なわれた後の各画素の値を、変換係数に含められ２の整数乗の係数を打ち消すビット数だけシフトする。 - 特許庁 - To align parallel data in accordance with bit shift of a synchronizing pattern, in simple circuit configuration, without increasing a circuit scale, power consumption and latency.
簡単な回路構成で回路規模、消費電力、レーテンシィの増大を招くことなく、同期パターンのビットずれに対応してパラレルデータの整列を可能にする。 - 特許庁 - When the Viterbi decode output is given with the one-bit width as serial data D0, a data converting part 242 alternately transmits the data to shift registers 256 and 258.
ビタビ復号出力がシリアルデータＤ０として１ビット幅で与えられる場合にはデータ変換部２４２はシフトレジスタ２５６，２５８に交互にデータを伝達する。 - 特許庁 - The received communication signal is demodulated digitally and given to a shift register 49, two comparators 50, 51 compare bit patterns to detect the synchronizing signals.
受信した通信信号をデジタル復調してシフトレジスタ４９に入力し、２つの比較器５０，５１によりビットパターンを比較して同期信号を検出する。 - 特許庁 - Thus, between the signals corresponding to the '0' value and the signals corresponding to the '1' value, the relative time shift equal to the half of bit time is selected.
したがって、「０」値に対応する信号と「１」値に対応する信号との間に、ビット時間の半分に等しい相対時間シフトを選択することができる。 - 特許庁 - The number of stages (the number of D flips) in each shift register is set based on the periodicity (the frequency of repetition of '0' or '1') appearing in each bit of the binary code.
各シフトレジスタの段数（Ｄフリップの数）は、バイナリコードの各ビットに現れる周期性（‘０’又は‘１’が繰り返される回数）に基づいて設定する。 - 特許庁 - As an inter-stage output of the shift register, an output corresponding to a bit clock term interval is output and input to an adder circuit and an addition output is obtained.
シフトレジスタの段間出力としてビットクロック周期間隔に対応するものを出力し、加算回路に入力して、加算出力を得る。 - 特許庁 - An added value judge 103 outputs the uppermost bit out of respective bits of the input data 105 rounded off by shift operation as an added value.
加算値判断器１０３は、シフト演算によって切り捨てられる入力データ１０５の各ビットのうちの最上位ビットを加算値として出力する。 - 特許庁 - A clock ϕ_s4 is applied instead of a clock ϕ_s2 only to the bit of the (i+2)th row out of bits of the i to (i+3)th row of a vertical shift register which are driven by clocks ϕ_s1 to ϕ_s3.
クロックφs1〜φs3で駆動される垂直シフトレジスタの第ｉ〜（ｉ＋３）行のうち、第（ｉ＋２）行のビットだけクロックφs2に代えてφs4を印加する。 - 特許庁 - When the digital signal of a modulation object is supplied, a bidirectional shift register 4 cyclically shifts a bit stream in the direction according to the logical value of this digital signal.
双方向シフトレジスタ４は、変調対象のディジタル信号を供給されると、このディジタル信号の論理値に従った方向に、ビット列を循環シフトする。 - 特許庁 - A shifter 101 shifts variable-length encoded data DA to the right by portion of GL bits on the basis of external data bit length information GL to obtain first shift data.
シフタ１０１は、外部データビット長情報ＧＬに基づき、可変長符号化データＤＡをＧＬビット分、右にシフトさせて第１のシフトデータを得る。 - 特許庁 - A multiplier MU0 multiplies each the pattern bit value outputted from the shift circuit F and each the pixel value of input image data in each corresponding position.
乗算器ＭＵ０は、シフト回路Ｆから出力された各パターンビット値と入力画像データの各画素値とを対応する位置毎に乗算する。 - 特許庁 - A bit-shift-amount operation part determines the bit-shift-amount n required to converge the PLL on the basis of an approximate value of the conversion gain of a digital control oscillator and the lower limit and the upper limit of an output of data conversion part corresponding respectively to the lower limit and the upper limit of an output of a phase comparator.
ビット・シフト量演算部は、ディジタル制御発振器の変換利得の概算値と、位相比較器の出力の下限値及び上限値に相当するデータ変換部の出力の下限値及び上限値に基づいて、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。 - 特許庁 - A decoder 11 decomposes a received multi-value signal in a plurality of bits into signals in one bit each and shift registers 12-1, 12-2,..., 12-n receiving the 1-bit signal apply serial/parallel conversion to the signal to provide an output.
デコーダ１１は、入力が複数ビットの多値信号を１ビットづつの信号に分解し、それぞれの１ビット信号が入力されたシフトレジスタ１２−１、１２−２、１２−ｎでは、入力信号をシリアル／パラレル変換して出力する。 - 特許庁 - An 8-bit shift register 72 comprises eight cells b0-b7, fetches each bit of data Data1 to the cell b0 in synchronization with a leading edge of a clock CLK from a transmitter 10, and shifts the content of each cell to a high-order cell.
８ビット・シフトレジスタ７２は８個のセルｂ０〜ｂ７からなり、送信装置１０からのクロックＣＬＫの上がりエッジに同期して、データＤａｔａ１の各ビットをセルｂ０に取り込み、各セルの内容を上位セルにシフトする。 - 特許庁 - Since the bit string acquisition part 18 performs sampling and bit shift on any one of rise or fall of the clock (CK) to be inputted, when the clock is inverted, sampling timing, consequently, reference timing of the synchronizing circuit 10 changes.
ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方でサンプリングおよびビットシフトを行うから、クロックが反転すると、サンプリングタイミングひいては同期回路１０の基準タイミングが変化する。 - 特許庁 - A 17 encoding unit 11 can obtain a 3-bit fixed length output coded word by referring to an encoded table 111 for the upper 2 bits of input bits out of an input bit series stored in a shift register of 11 bits.
１７符号化部１１は１１ビットのシフトレジスタに蓄えられた入力ビット系列のうち、上位２ビットの入力ビットに対して符号化テーブル１１１を参照して３ビットの固定長出力符号語を得ることができる。 - 特許庁 - The CC function is extendable to future DDR2 and DDR3 operating requirements in which latency of higher frequency modes will increase due to the shift from 2 bit pre-fetch to 4 and 8 bit pre-fetch architecture.
ＣＣ機能は、２ビット先取りから４および８ビット先取りアーキテクチャへのシフトによって、高周波数モードの待ち時間が増加することになる、将来のＤＤＲ２およびＤＤＲ３オペレーティング要件に拡張可能である。 - 特許庁 - After that, if a data input changes, in a circulation type shift register SR-B on a lower stage, data of logic "1" inputted to a certain bit position through a gate circuit GATE starts cyclic shift to the left (negative direction) in synchronization with the clock.
その後、データ入力に変化があると、下段の循環型シフトレジスタＳＲ−Ｂでは、ゲート回路ＧＡＴＥを介してあるビット位置に入力された論理「１」のデータが、クロックに同期して左方向（負方向）に循環シフト始める。 - 特許庁 - When a digital signal to be modulated is supplied from a code generator 1, a bi-directional shift register 2 operates the cyclic shift of a 16 bit column stored in its own device to a direction decided by the logical value of the supplied digital signal.
双方向シフトレジスタ２は、符号発生器１から変調対象のディジタル信号を供給されると、自己が記憶する１６ビットのビット列を、供給されたディジタル信号の論理値により決まる方向に循環シフトする。 - 特許庁 - The ROI can be extracted by acquiring a parameter representing a shift-up quantity recorded in the main header or the tile header of the JPEG2000 image and performing EBCOT decoding only for a bit plane that exceeds the shift-up quantity.
ＲＯＩは、ＪＰＥＧ２０００画像のメインヘッダまたはタイルヘッダに記録されたシフトアップ量を表すパラメータを取得し、このシフトアップ量を超えるビットプレーンについてのみＥＢＣＯＴ復号を行うことにより抽出することができる。 - 特許庁 - In this detection method, an advanced bit stream denoting a start code is detected from a bit stream of a reference register 14 extracted by a barrel shifter 11, an advanced bit stream stored in input registers 12, 13 which act as input buffers for the barrel shifter 11 is detected to decide a shift amount of the bit stream extracted by the reference register 14.
バレルシフタ１１で抽出された参照レジスタ１４のビットストリーム中からスタートコードを示す先行するビット列を検出すると共に、バレルシフタ１１の入力バッファとなる入力レジスタ１２および１３に格納されたビットストリームからスタートコードを示す先行するビット列を検出し、参照レジスタ１４に抽出されるビットストリームのシフト量を決定する。 - 特許庁 - A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.
シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁 - To provide a processor having simple constitution eliminating the necessity of previously executing the shift operation of a register storing information bit strings even when a carry flag and the position of a bit for executing bit operation instruction and to provide also a cyclic encoding processing method capable of reducing processing quantity and sharply reducing a program size.
キャリフラグとビット演算命令を行うビットの位置を固定としても、情報ビット列を格納するレジスタを事前にシフト演算をする必要がない簡単な構成のプロセッサ、および、処理量を削減しプログラムサイズを大幅に縮小することが可能な巡回符号化処理方法を提供すること。 - 特許庁 - In the thin film transistor liquid crystal display device which uses a reset signal by shifting the phase of gate driving pulses in a gate line direction according to clock cycles while at least one or more shift registers are integrated, one more 1-bit shift register with a dummy function is stacked and formed at the final stage of the shift registers.
少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタの最後の段にダミー機能を有する１ビットシフトレジスタをもう１つさらに集積して形成する。 - 特許庁 - Once the P(Y) signal is decoded, one or more characteristics (e.g., the PRN code synchronization, the Doppler shift, the modulation bit sequence, etc.) of the signal are derived.
一旦Ｐ（Ｙ）信号が復号されると、信号の１つまたは複数の特性（例えば、ＰＲＮ符号同期化、ドップラ・シフト、変調ビット・シーケンス等）が導き出される。 - 特許庁 - A shift register stores the lower bit of double-precision dividend and a value reversed by a reversal unit 107 of a code of the operation result.
シフトレジスタ１０５は、倍精度の被除数における下位ビットと、演算結果の符号が反転器１０７により反転された値と、を含む単精度データを、シフトアップし格納する。 - 特許庁 - To provide a phase shift circuit and a phase shifter, with which multi- bit operation can be achieved by one circuit, a circuit configuration can be made compact and simple and costs can be reduced.
１つの回路で多ビット動作を実現でき、回路構成の小型化と簡略化、コストの低廉化を図ることができる移相回路および移相器を得る。 - 特許庁 - When the P(Y) signal is decoded once, one or a plurality of characteristics (for example, PRN code synchronization, a Doppler shift and a modulation bit sequence) of the signals is derived.
一旦Ｐ（Ｙ）信号が復号されると、信号の１つまたは複数の特性（例えば、ＰＲＮ符号同期化、ドップラ・シフト、変調ビット・シーケンス等）が導き出される。 - 特許庁 - An arithmetic part 4 corrects the corrected output value H by using the correction coefficient (k) and shifts the bits of the correction result by the bit shift quantity F to find an output value Y.
演算部４は、補正係数ｋを用いて修正出力値Ｈを補正すると共に、その補正結果をビットシフト量Ｆ分ビットシフトして出力値Ｙを求める。 - 特許庁 - A short code decoder 2 successively detects all VLCs to which a short code is allocated included in the VLC data inputted from a shift register 1 from a leading bit.
短コードデコーダ２は、シフトレジスタ１から入力したＶＬＣデータに含まれている、短いコードが割り当てられているＶＬＣを先頭ビットから順次総て検出する。 - 特許庁 - Each time the shift register 2 receives data from the comparing circuit 1, it shifts the already stored data and inserts the data generated by the comparing circuit 1 at the least significant bit.
シフトレジスタ２は、比較回路１からデータを受けるごとに、既に記憶しているデータをシフトさせ、最下位のビットに比較回路１が生成したデータを挿入する。 - 特許庁 - Then, control is performed so as to shift to the power saving mode after transmitting both the image data with the vector data format and the image data with the bit map format.
そして、該ベクトルデータフォーマットの画像データ及びビットマップフォーマットの画像データの双方を送信した後に、省電力状態へ移行するよう制御する構成を特徴とする。 - 特許庁 - To detect a synchronizing signal to generate a timing signal even when bit shift, etc. is generated in the reproduced synchronizing signal by degradation and density increase, etc. of a recording medium.
記録媒体の劣化や高密度化等によって再生した同期信号にビットずれ等が生じても、同期信号を検出して、タイミング信号を生成すること。 - 特許庁 - To provide a fast Fourier transform arithmetic unit which can prevent an overflow in operation processing of following data, by updating a bit shift amount when occurring overflow.
桁あふれ発生時にビットシフト量を更新することにより、後続データの演算処理時に桁あふれの発生を抑制することのできる高速フーリエ変換演算装置を得る。 - 特許庁 - An image processing section 4 receives a thinning signal from the computing section 3 as well as a color information of 6 pixels from the 6-bit shift register 2, and outputs a color data after one pixel is converted.
演算部３からの間引き信号と６ｂｉｔシフトレジスタ２からの６画素分の色情報より、画素処理部４が１画素変換後の色データを出力する。 - 特許庁 - The high-order 10 bits of 32-bit data stored in the shift register 2 are transferred to a memory 5 and the low-order 22 bits of the data are outputted to a pattern matching circuit 3.
シフトレジスタ２に記憶される３２ビットのデータのうち、上位側の１０ビットはメモリ５に転送され、そのうちの下位側の２２ビットがパターンマッチング回路３に出力される。 - 特許庁 - In the case that an effective bit length of the first shift data is 32 or more bits, upper 32 bits are outputted as the first divided output data DO from a register 106.
この第１のシフトデータの有効ビット長が３２ビット以上の場合、上位３２ビットがレジスタ１０６から最初の分割出力データＤＯとして出力される。 - 特許庁 - When detecting rising of a detection signal from a starting port detecting switch 9a or 10a, a latch register 101t latches 16-bit data generated by the shift register.
ラッチレジスタ１０１ｔは、始動口検出スイッチ９ａ、１０ａから検出信号の立ち上がりを検出すると、シフトレジスタで生成されている１６ビットのデータをラッチする。 - 特許庁 - The conversion circuit 13 is constituted of shift registers 13-1 to 13-7, having the number of stages that correspond to a data length with 1 bit added to the 1/2 frames of audio data signals.
変換回路１３は、オーディオデータ信号の１／２フレームに１ビット加算したデータ長に相当する段数を有するシフトレジスタ１３−１〜１３−１７で構成される。 - 特許庁 - A comparing circuit 1 compares the input data with the readout data read from the storage device 4 in size, generates one-bit data corresponding to a comparison result, and sends the data to a shift register 2.
比較回路１は、入力データと、記憶装置４から読み出した読出データとを大小比較し、比較結果に対応した１ビットのデータを生成してシフトレジスタ２に送る。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT INCORPORATING BIT CONVERSION CIRCUIT OR SHIFT CIRCUIT AND A/D CONVERSION CIRCUIT, AND SEMICONDUCTOR INTEGRATED CIRCUIT FOR COMMUNICATION
ビット変換回路またはシフト回路を内蔵した半導体集積回路およびＡ／Ｄ変換回路を内蔵した半導体集積回路並びに通信用半導体集積回路 - 特許庁 - A writing compensation circuit 70 detects data patterns more than 3T patterns which the bit shift caused from reproduction is apt to be occurred in data signals sent from the scrambler 71.
書き込み補償回路７０は、スクランブラ７１から送出されたデータ信号の中で、再生起因によるビットシフトが発生し易い３Ｔパターン以上のデータパターンを検出する。 - 特許庁 - When the gradation bit number m of the gradation data is smaller than the composite gradation bit number M, the shift register 12 resets interior data in advance, and the SCLK counter 17 rests the number of counts at timing in which the number of counts reaches 2^m times.
そして、階調データの階調ビット数ｍが構成階調ビット数Ｍよりも小さい場合には、シフトレジスタ部１２は、予め内部データをリセットするとともに、ＳＣＬＫカウンタ１７は、カウント数が２^m回に達したタイミングで、カウント数をリセットする。 - 特許庁
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