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＜前へ 1 2 .... 297 298 299 300 301 302 303 304 305 .... 476 477 次へ＞- This unit cell for solid oxide fuel cell has a layered structure wherein the solid electrolyte layer is sandwiched between upper and lower electrode layers, the electrolyte layer has a dense structure part, and a buffer part is disposed on the structure part, the buffer part comprising substantially independent columnar grains of a solid electrolyte material and/or an electrode material.
固体電解質層を上部電極層と下部電極層で狭持した積層構造をなし、固体電解質層が緻密構造部を有し、この緻密構造部に、固体電解質材料及び／又は電極材料の略独立な柱状粒より構成されたバッファ部を配設して成る固体酸化物形燃料電池用単セルである。 - 特許庁 - A BIOS 3 reads the characteristic dispersion information stored on the ROM 5 when it is started, finds the optimal value of the buffer capability of each of semiconductor memories on the basis of that characteristic dispersion information and performs setting processing for suitably controlling the buffer capability of each of semiconductor memories via a local bus to a memory controller 4.
ＢＩＯＳ３は、起動された際にＲＯＭ５に記憶されている特性ばらつき情報を読み込み、その特性ばらつき情報に基づいて、各半導体メモリのバッファ能力の最適値を求め、各半導体メモリのバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。 - 特許庁 - The function 21 defines the finite difference between the queue length information of the buffer 11 notified from the function 12 and the number of allocated time slots as a virtual queue length, allocates a time slot based on the virtual queue length and notifies an output control circuit 13 controlling a cell output from the buffer 11 of the results.
制御遅延考慮型タイムスロット割当制御機能２１はキュー長通知機能１２から通知されるバッファ１１のキュー長情報と割当て済みタイムスロット数との差分を仮想キュー長とし、この仮想キュー長に基づいてタイムスロットを割当て、その結果をバッファ１１からのセル出力を制御する出力制御回路１３に通知する。 - 特許庁 - The resist pattern forming method includes the steps of: forming a buffer-containing film containing an acid and a salt thereof on a substrate to be processed; forming a photoresist film containing a photoacid generator on the buffer-containing film; exposing the photoresist film; and developing the photoresist film.
被処理基板上に、酸とその酸の塩とを含む緩衝剤含有膜を形成する工程と、前記緩衝剤含有膜の上に、光酸発生剤を含むフォトレジスト膜を形成する工程と、前記フォトレジスト膜を露光する工程と、前記フォトレジスト膜を現像する工程と、を備えたことを特徴とするレジストパターン形成方法が提供される。 - 特許庁 - This method includes step for: forming an amorphous carbon layer 102 on a graphite substrate 101; growing a c-axis orientation film 103 of AlN by a MOCVD method on the amorphous carbon layer; forming a low-temperature growing buffer layer 104 formed of GaN on the c-axis orientation AlN; and forming a GaN layer 105 on the low-temperature growing GaN buffer layer.
グラファイト基板１０１上にアモルファスカーボン層１０２を設け、該アモルファスカーボン層上にＭＯＣＶＤ法によってＡｌＮのｃ軸配向膜１０３を成長させた後、該ｃ軸配向ＡｌＮ層上にＧａＮの低温成長バッファ層１０４を形成し、該低温成長ＧａＮバッファ層上にＧａＮ層１０５を形成する。 - 特許庁 - In the noise removing circuit 4, a direct current flow rate signal 3A from the sample holding unit 3 is sent to one input terminal of an operational amplifier 43 through a buffer 41 as a first input signal S1 and is sent to another input terminal of the operational amplifier 43 through a high-pass filter 44 and a buffer 42 as a second input signal S2.
ノイズ除去回路４において、サンプルホールド部３からの直流流量信号３Ａをバッファ４１を介し第１の入力信号Ｓ１として演算増幅器４３の一方の入力端へ送り、ハイパスフィルタ４４およびバッファ４２を介し第２の入力信号Ｓ２として演算増幅器４３の他方の入力端へ送る。 - 特許庁 - A relay station 20 stores received packets in a transfer buffer corresponding to each of transmission reception stations 10a and 10b, inverts a bit string in the packet corresponding to the transmission reception station 10b of the packets output from each transfer buffer to be encoded with the packet corresponding to the transmission reception station 10a using network-coding to generate a NC packet, and transmits the generated packet.
中継局２０は受信パケットを送受信局１０ａ、１０ｂに対応した転送バッファにそれぞれ格納し、各転送バッファが出力したパケットにおいて、送受信局１０ｂに対応するパケットのビット列を反転させて、送受信局１０ａに対応するパケットとネットワークコーディングの符号化を行なってＮＣパケットを生成して送信する。 - 特許庁 - This invention is directed to the stable liquid pharmaceutical formulation comprising high concentration, e.g. 50 mg/mL or more of antibody in about 20-60 mM succinate buffer or 30-70 mM histidine buffer, having a pH of from about 5.5 to about 6.5, about 0.01-0.1% polysorbate, and a tonicity modifier that contributes to an isotonicity of the formulation.
約ｐＨ５．５から約ｐＨ６．５のｐＨ、約０．０１〜０．１％のポリソルベート、製剤の等張性に寄与する浸透圧調節剤を有する約２０〜６０ｍＭのコハク酸緩衝液又は３０〜７０ｍＭのヒスチジン緩衝液に中に高濃度、例えば５０ｍｇ／ｍｌ又はそれ以上の抗体を含む安定な液体医薬製剤による。 - 特許庁 - The plurality of execution instructions are transmitted from the master control means through a serial communication interface to a queue buffer of the servo drive means and stored therein, and further the plurality of execution instructions sent from the queue buffer are received and calculated by a route locus point calculation means to generate a plurality of route locus points.
前記複数の実行命令はシリアル通信インターフェイスを介して、前記上位制御手段から前記サーボ駆動手段の待ち行列バッファに送信され格納されて、さらに前記待ち行列バッファが送出した前記複数の実行命令は経路軌跡点計算手段により受信されるとともに計算されて、複数の経路軌跡点が生成される。 - 特許庁 - A processor includes: a control register which stores an address based on a page directory corresponding to the address space; a conversion look-aside buffer which includes an entry containing a field of an address space identifier; and an execution logic which executes an "MOV to control register" command in order to switch between the address spaces without flashing the conversion look-aside buffer.
本発明のプロセッサは、アドレス空間に対応するページディレクトリに基づくアドレスを記憶する制御レジスタ、アドレス空間識別子のフィールドを含むエントリを有する変換ルックアサイドバッファ、及び変換ルックアサイドバッファをフラッシュすることなしにアドレス空間の間で切り替えを行うため、「MOV to 制御レジスタ」命令を実行する実行ロジック、を備える。 - 特許庁 - To provide a load control apparatus which attains downsizing of components constituting a third power source section while enabling a large current as a charging current of a buffer capacitor, and is capable of reducing noise generation or load current vibration by reducing, as further as possible, an inter-switch voltage of the load control apparatus, when the buffer capacitor is completely charged.
バッファコンデンサの充電電流として大電流を可能にしつつ、第３電源部を構成する部品の小型化を図ると共に、バッファコンデンサの充電完了時における負荷制御装置のスイッチ間電圧を可能な限り低くしてノイズの発生や負荷電流の振動を低減することが可能な負荷制御装置を提供する。 - 特許庁 - The level shift circuit 2A includes a first input terminal 11, second input terminal 12, third input terminal 13, first output terminal 21, second output terminal 22, first PMOS transistor 31, second PMOS transistor 32, first NMOS transistor 41, second NMOS transistor 42, first buffer circuit 51A, second buffer circuit 52A, and first inverter circuit 60.
レベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。 - 特許庁 - In a SiC pin diode 20, an n-type minority carrier elimination layer 31, which is formed between an n-type SiC substrate 21 and an n-type buffer layer 22, has a higher concentration of carbon hole defects than the n-type buffer layer 22, and a carbon hole defect of the minority carrier elimination layer 31 serves as a trap for holes from p-type anode layers 24 and 25.
このＳｉＣ ｐｉｎダイオード２０では、ｎ型ＳｉＣ基板２１とｎ型バッファ層２２との間に形成したｎ型少数キャリア消滅層３１は、ｎ型バッファ層２２よりも炭素空孔欠陥の濃度が高く、少数キャリア消滅層３１の炭素空孔欠陥はｐ型のアノード層２４,２５からの正孔のトラップとして働く。 - 特許庁 - The touch screen liquid crystal display device has an effect for compensating a delay generated in the common line and reducing deviation of output waveforms by increasing a bias current supplied to an output buffer driving the common line or enlarging the size of a multiplexer connected to the output buffer of the common line.
また、本発明によるタッチスクリーン液晶表示装置は、共有ラインを駆動する出力バッファーに供給されるバイアス電流を増加させるか、または共有ラインの出力バッファーに連結されたマルチプレクサーのサイズを大きくすることで、共有ラインで発生するディレイを償って出力波形の偏差を減らすことができる効果がある。 - 特許庁 - The feeder/programming/buffer system 50 comprises a flexible feeder mechanism 55 capable of receiving an unprogrammed device with a large number of different configurations, a programming mechanism 70 for executing the programing operation to the unprogrammed device at a high-speed rate, and an output buffer mechanism 75 for supplying the programmed device to a circuit board assembly 30.
フィーダ／プログラミング／バッファシステム（５０）は、プログラムされていないデバイスを多数の異なる態様で受取る柔軟性のあるフィーダ機構（５５）と、プログラミング動作をそれらプログラムされていないデバイスに対し高速レートで実行するプログラミング機構（７０）と、プログラムされたデバイスを回路板アセンブリ（３０）に与える出力バッファ機構（７５）とを有する。 - 特許庁 - The structure is formed between a first substrate and a second substrate, and is configured by a buffer layer having an opening formed on the first substrate, a conductive layer formed on the buffer layer, and a non-conductive film formed between the conductive layer and the second substrate as bonding means for the bonding structure.
第一のサブストレートと第二のサブストレートとの間に形成されており、その構造は、第一のサブストレート上に形成され開口部を有する緩衝層と、緩衝層上に形成される伝導性層と、ボンディング構造のためのボンディング手段として、伝導性層と第二のサブストレートとの間に形成される非伝導性フィルムから成る。 - 特許庁 - The signal driving circuit includes the digital-to-analog converter (DAC) which generates the first analog voltage based on the digital data, and the output circuit which selectively outputs the second analog voltage to a load by the analog buffer based on the first analog voltage or selectively outputs the first analog voltage to the load without passing through the analog buffer.
デジタルデータに基づいて第一アナログ電圧を発生するデジタル／アナログコンバータ（ＤＡＣ）、前記第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、前記第一アナログ電圧を前記ロードに選択的に出力する出力回路を含む信号駆動回路。 - 特許庁 - Further, a second storage means (AC prediction value buffer) for storing AC component predictive error (AC prediction value) as to each block is provided, (n+1) storage areas (AC-Bank) or more are provided to the second storage means and the second storage means can be used for a ring buffer by sequentially using the storage areas.
また、各ブロックについてのＡＣ成分予測誤差（ＡＣ予測値）を記憶する第２の記憶手段（ＡＣ予測値バッファ）も備えるようにし、さらにその第２の記憶手段についても（ｎ＋１）個以上の記憶領域（AC-Bank）を設け、この記憶領域が順次用いられることで第２の記憶手段もリングバッファとして使用できるようにする。 - 特許庁 - The hair iron fitted with the buffer member is constituted so that the hair iron is provided with a first pressing member 10 and a second pressing member 20 which are fitted with the opposing steel plates 12, 22, incorporating thermal wire heaters 13, 23 respectively, wherein a buffer member 40 is attached to the steel plate 22 attached to the second pressing member 20.
緩衝部材が取り付けられたヘアーアイロンは、熱線ヒータ１３、２３が内蔵されたスチールプレート１２、２２がそれぞれ取り付けられた第１の加圧部材１０および第２の加圧部材２０を備えるヘアーアイロンにおいて、対向する各スチールプレート１２、２２のうち、第２の加圧部材２０に取り付けられたスチールプレート２２に緩衝部材４０を取り付けている。 - 特許庁 - An interface circuit 131 to which data to be written in an image memory 22 and a write request signal showing an address are inputted from a CPU 10 transfers the inputted data and the address shown by the write request signal to a write buffer 133, and the write buffer 133 outputs the acquired data to the acquired address destination, and makes an image memory 22 store the data.
ＣＰＵ１０からイメージメモリ２２へ書き込むデータとアドレスを示す書込要求信号とを入力されたインタフェース回路１３１が、入力されたデータ及び書込要求信号が示すアドレスをライトバッファ１３３へ転送し、ライトバッファ１３３が、取得したアドレス宛に、取得したデータを出力してイメージメモリ２２に記憶させる。 - 特許庁 - The filter structure creates flow resistance in a direction of the plasma 1 and a propagating direction of the radiation, the increased gas pressure of the buffer gas 5 remains limited to a predetermined volume layer of the debris filter to the pressure of a vacuum chamber, and the buffer gas 5 coming from the filter structure of the debris filter is suctioned from the vacuum chamber by a vacuum pump.
フィルタ構造はプラズマ１の方向および放射線の伝播方向において流れ抵抗を生成し、真空室における圧力に対して、緩衝ガス５の増大したガス圧力がデブリフィルタの所定の体積層に制限されたままであり、デブリフィルタのフィルタ構造から出る緩衝ガス５は真空ポンプによって真空室から吸引される。 - 特許庁 - At each joint of a controller 4 with the trunks of a plurality of sitting room master units 12, a receiving buffer 6 for temporarily storing a response command being transmitted from the sitting room master unit 2 is provided and the response command being transmitted from the sitting room master unit 2 connected with each sitting room unit trunk 12 is stored temporarily in the receiving buffer 6.
居室親機幹線１２が複数接続される制御機４の居室親機幹線接続部の夫々に、居室親機２から送られてくる応答コマンドを一時保存する受信バッファ６を設け、各居室親機幹線１２に接続された居室親機２から送られてくる応答コマンドを受信バッファ６に一時保存させた。 - 特許庁 - The first-in first-out memory device is equipped with a frequency detecting and comparing circuit 6 which compares the write speed with the read speed of a data maintenance buffer 2 before data is written and an address difference detection means which detects the address difference between the writing address where the write of the data maintenance buffer 2 is done and the read address where the read of the data is done.
先入れ先出しメモリ装置には、データ保持バッファ２の書き込み速度と読み出し速度とをデータの書き込みが行われる前に比較する周波数検出比較回路６、及びデータ保持バッファ２の書き込みが行われる書き込みアドレスと読み出しが行われる読み出しアドレスとのアドレス差を検出するアドレス差検出手段が設けられている。 - 特許庁 - A buffer tank 15 is made to have a volume changeable structure, and when no empty space exists in a waste ink bag body 8 in the ink tank 32 during operating recovery of the waste ink, the ink is moved from the ink bag body 10 in the ink tank 32 to the buffer tank 15 to enable to surely finish an operation for recovering a specified amount of the waste ink.
バッファタンク１５を容積可変な構造とした上で、廃インク回収動作中にインクタンク３２内の廃インク袋体８に空きスペースが無くなった場合、インクタンク３２内のインク袋体１０からバッファタンク１５へのインク移動を行うことによって、所定量の廃インク回収動作を確実に終了できるようにした。 - 特許庁 - The semiconductor element includes a sapphire substrate 105 which has a principal surface 106 comprising a (c) plane, and also has a recessed portion 110a formed on the principal surface, a first buffer layer 110 which is provided on the principal surface of the sapphire substrate and made of crystalline AlN, and a semiconductor layer 190 which is provided on the first buffer layer and made of a nitride semiconductor.
ｃ面からなる主面１０６を有し、主面に凹部１１０ａが設けられたサファイア基板１０５と、サファイア基板の主面の上に設けられ、結晶性のＡｌＮからなる第１バッファ層１１０と、第１バッファ層の上に設けられ、窒化物半導体からなる半導体層１９０と、を備えた半導体素子が提供される。 - 特許庁 - The current comparison circuit prepares comparison base information based on comparison base information entered from the input terminal and current detection information from the current detection circuit, outputs a delay control signal and buffer control signal, and enters them into the counter, counts each of them, and outputs the delay control signal and buffer control signal.
電流比較回路は、入力端子から入力された比較基準情報と、電流検知回路からの電流検知情報とから比較基準情報を作成し、ｄｅｌａｙ制御信号およびバッファ制御信号を出力しカウンタに入力し、それぞれカウントし、ｄｅｌａｙ制御信号とバッファ制御信号とを出力する。 - 特許庁 - The stream encoder includes a video encoder which receives and encodes video data of first and second angles and output the results as first and second encoded video data, a first video buffer which stores the first encoded video data, and a second video buffer which stores the second encoded video data.
ストリームエンコーダであって、第１及び第２のアングルの映像データを受け取り、符号化して、その結果をそれぞれ第１及び第２の符号化された映像データとして出力するビデオエンコーダと、前記第１の符号化された映像データを格納する第１のビデオバッファと、前記第２の符号化された映像データを格納する第２のビデオバッファとを備える。 - 特許庁 - On the occasion of the process, a buffer layer 15 is provided around the target rod 11 before the process of making the soot preform and the buffer layer 15 is removed before a collapse process after dehydration and calcination so that the target rod 11 can be easily drawn from the soot preform 13 and the impurities can be prevented from contaminating a core layer of the glass body 14.
その際、スート母材を作成する工程前にターゲットロッド１１の周囲にバッファ層１５を設け、脱水・焼結後のコラプス工程前にバッファ層１５を除去するようにしたので、ターゲットロッド１１をスート母材１３から容易に引き抜くことができ、且つ、ガラス体１４のコア層に不純物が侵入するのを防止することができる。 - 特許庁 - When respective regions for the update for the chain information and buffer size information are changed, both a read pointer and a write pointer make rounds of the buffers respectively, or the updated chain information and buffer size information are reflected in the regions under operations while taking the chance of the losses of the frames stored in the buffers as a trigger, and the queue size is altered.
このチェーン情報とバッファサイズ情報のそれぞれの更新用の領域が変更されると、リードポインタ、ライトポインタの両方がそれぞれバッファを一巡するか、バッファに格納されているフレームがなくなったことを契機に、更新されたチェーン情報とバッファサイズ情報を運用中の領域に反映し、キューサイズを変更する。 - 特許庁 - When the shape data of a character is retreated from the font cache buffer 13 to the intermediate code buffer 15, it is simply required to specify an intermediate code referring to that shape data among the reference information of the shape data of that character and to modify the reference information of that intermediate code owing to the cross reference, resulting in a high speed simple processing.
この相互参照により、例えばフォントキャッシュバッファ１３から中間コードバッファ１５へ文字の形状データを待避させる場合に、その文字の形状データの参照情報からその形状データを参照している中間コードを特定し、その中間コードの参照情報を変更すればよく、簡単かつ高速な処理が可能である。 - 特許庁 - When it is detected that omission is caused in voice data to be inputted to an input buffer 202 according to the prescribed order due to change of a channel from a use state to a non-use state and occurrence of abnormality in voice data, the prescribed voiceless data is inputted to the input buffer 202 instead of voice data having omission.
使用中のチャネルが未使用状態へ変化することや、音声データに異常が生じることなどにより、所定の順序に従って入力バッファ２０２に入力されるべき音声データに欠落が生じていることが検出されると、欠落する音声データの代わりとして、所定の無音データが入力バッファ２０２に入力される。 - 特許庁 - The audio information recording apparatus for recording music data to the built-in HDD is provided with a temporary buffer section B for temporarily storing the captured music data; and a correction section K for correcting the average audio signal level of the music data read from the temporary buffer section, and the music data which are arranged at a prescribed level by the correction section are recorded in the HDD.
音楽データを内蔵ＨＤＤに記録するオーディオ情報記録装置に、取り込まれた前記音楽データを一時的に格納するテンポラリバッファ部Ｂと、該テンポラリバッファ部から読み出した音楽データの平均音信号レベルを補正する補正部Ｋを備え、該補正部で所定レベルに揃えられた音楽データを前記ＨＤＤに記録する。 - 特許庁 - When a mode setting switch 143 is set to a 'character display mode', a character recognition part 20 recognizes the character from digital image data stored in a frame buffer 13 based on character pattern information stored in a character information file 21, and the character expressed by an outline font corresponding to the recognized character is stored in a character recognition buffer 22.
モード設定スイッチ１４３が「文字表示モード」に設定されている場合に、文字認識処理部２０は、文字情報ファイル２１に記憶されている文字パターン情報に基づいて、フレームバファ１３に記憶されているデジタル画像データから文字を認識し、この認識した文字に対応するアウトラインフォントにより表される文字を文字認識バッファ２２に記憶させる。 - 特許庁 - A processing unit of compression processing and extension processing by a compression/extension circuit 43 is set to the predetermined number of lines that can be stored in input image data buffer memories 421, 422 and output image data buffer memories 451, 452, compressed data are divided for the processing unit, and compression processing and extension processing are separately and alternately performed repeatedly.
圧縮伸長兼用回路４３による圧縮処理と伸長処理の処理単位が、入力画像用データバッファメモリ４２１，４２２と出力画像用データバッファメモリ４５１，４５２に記憶可能な画像データの所定ライン数に設定され、圧縮データが処理単位で分割されて圧縮処理と伸長処理とが別々でかつ交互に繰り返し処理される。 - 特許庁 - A transmitter side rate control circuit or a transmitter side terminal increases a packet transfer speed from an initial speed up to a peak rate at a packet acceleration ration being a prescribed value or below to predict congestion in a switch output of a transmission node or an output of an output buffer and a switch output of a relay node or the output of the output buffer.
送信側のレート制御回路または送信側の端末装置が一定値以下のパケット加速比で初速度からピークレートまでパケット転送速度を上昇させることによって送信ノードのスイッチ出力または出力バッファ出力および中継ノードのスイッチ出力または出力バッファ出力での輻輳予測を可能とする。 - 特許庁 - The image data relocation processing part 150 includes a circuit 180 which, based on a horizontal direction pixel count, decides or changes a processing bank count of the buffer memory, a circuit 172 which, based on the decided or changed processing bank count, writes into the buffer memory 160, and a circuit 174 which writes, based on the processing bank count.
前記画像データ再配置処理部１５０は、水平方向画素数にもとづいて、前記バッファメモリの処理バンク数を決定又は変更する回路１８０と、決定又は変更された前記処理バンク数に基づいてバッファメモリ１６０に書き込みを行う回路１７２と、前記処理バンク数にもとづいて書き込みを行う回路１７４とを含む。 - 特許庁 - A semiconductor integrated circuit 10 is constituted(manufactured) such that it is provided with an internal circuit 11 for preparing a data signal on the basis of the clock signal, a low-noise type buffer 14d for outputting the data signal prepared by the internal circuit 11 to a device, and a normal type buffer 14c for outputting the clock signal to the device.
半導体集積回路１０を、クロック信号に基づき，データ信号を用意する内部回路１１と、内部回路１１により用意されたデータ信号をデバイスに対して出力するためのローノイズタイプバッファ１４ｄと、クロック信号をデバイスに対して出力するためのノーマルタイプバッファ１４ｃとを備えるものとして、構成（製造）しておく。 - 特許庁 - When a mode setting switch 143 is set in a "character display mode", a character recognizing processing part 20 recognizes the character from digital image data stored in a frame buffer 13 on the basis of character pattern information stored in a character information file 21, and stores the character expressed by an outline font corresponding to this recognized character in a character recognizing buffer 22.
モード設定スイッチ１４３が「文字表示モード」に設定されている場合に、文字認識処理部２０は、文字情報ファイル２１に記憶されている文字パターン情報に基づいて、フレームバファ１３に記憶されているデジタル画像データから文字を認識し、この認識した文字に対応するアウトラインフォントにより表される文字を文字認識バッファ２２に記憶させる。 - 特許庁 - The subject device includes a segmenter that segments image data into an image data block, an image processing module communicated with the segmenter, a buffer 114 that stores the image data that are processed and segmented by the image processing module, and a decision logic device 104 that designates modules M1-M4 for processing the segmented image block on the basis of buffer status.
本発明は、画像データを画像データブロックにセグメント化するセグメンタ、該セグメンタと通信する画像処理モジュール、該画像処理モジュールで処理したセグメント化した画像データを保存するバッファ１１４、及びバッファステータスに基づいてセグメント化した画像ブロックの処理のためにモジュールＭ１〜Ｍ４を指定する決定ロジック装置１０４を含む。 - 特許庁 - If the function block FB to be called is assigned to other task, the function block FB and the program of the calling origin are assigned to the specified task respectively, output data for the function block FB is copied to a buffer, the function block FB inputs the data from a buffer, and the output of the function block FB is copied to a variable on the program.
呼び出すファンクションブロックＦＢが他のタスクに割りつけられているとき、このファンクションブロックＦＢとその呼び出し元のプログラムとをそれぞれ指定されたタスクに割りつけると共に、ファンクションブロックＦＢへの出力データをバッファにコピーし、ファンクションブロックＦＢは、このバッファからデータを入力し、ファンクションブロックＦＢの出力を、プログラム上の変数にコピーする。 - 特許庁 - The substrate complex for forming the carbon nanotube on the surface includes: a substrate; a buffer layer arranged at least on one surface of the substrate and containing an aluminum atom and a fluorine atom; and a catalyst layer arranged on a surface of the buffer layer and comprising catalyst metal-containing particles that consist of a metal core and a surfactant.
表面にカーボンナノチューブを形成するための基板複合体であって、基板と、前記基板の少なくとも一方の表面に配置され、アルミニウム原子とフッ素原子とを含むバッファ層と、前記バッファ層の表面に配置され、金属コアと界面活性体とから構成される触媒金属含有粒子からなる触媒層と、を有する。 - 特許庁 - The nitride semiconductor comprises a silicon substrate 20, a buffer layer 21 formed on the silicon substrate 20, an intermediate layer 23 containing voids 22 formed on the buffer layer 21, a planarizing layer 24 formed on the intermediate layer 23, and a nitride semiconductor layer 25 formed on the planarizing layer 24.
シリコン基板２０と、前記シリコン基板２０上に形成されたバッファ層２１と、前記バッファ層２１上に形成され、ボイド（ｖｏｉｄ）２２を含有した中間層２３と、前記中間層２３上に形成された平坦化層２４と、前記平坦化層２４上に形成された窒化物半導体層２５と、を含む窒化物半導体及びその製造方法である。 - 特許庁 - When a synchronization signal interface portion 13 receives a data transfer execution command from a CPU 30 via a register control portion 11, the synchronization signal interface portion 13 transfers and temporarily stores a video signal data from each camera 200 to each ring buffer of a spool buffer 50, according to the order of command operation for a data write-in operation stored in a schedule list control unit 12.
同期信号インタフェース部１３はレジスタ制御部１１を介してＣＰＵ３０からのデータ転送実行命令を受けたとき、スケジュールリスト制御部１２が備えるデータ書き込み動作の命令動作順序に従って、各カメラ２００からの映像信号のデータをスプールバッファ５０の各リングバッファに転送し、一時格納する。 - 特許庁 - The transmitter-receiver disclosed herein employs a local oscillation circuit 3 that uses a first buffer amplifier 2 and a second buffer amplifier 4 whose saturation input/output characteristics differ from those of a frequency synthesizer 1 of the transmitter-receiver and transmits a signal in a constant output level even when the output level of the frequency synthesizer 1 changes due to frequency or temperature fluctuation, and is stably operated.
送受信装置の周波数シンセサイザ１と異なる飽和入出力特性を持つ第１のバッファアンプ２と第２のバッファアンプ４を用いて、周波数シンセサイザ１の出力レベルが周波数や温度によって変化しても出力が一定となる信号を送出するローカル発振回路３を用いて安定に動作する送受信装置を提供する。 - 特許庁 - When the first predetermined amount of video data is stored in the VBV buffer 12 of the source side, decoding at the source side is started, and when the second predetermined amount of video data is stored in the VBV buffer 22 of the sync side, decoding at the sync side is started to thereby meet the completion timing of decoding between the source device 10 side and the sync device 20 side.
そして、ソース側のＶＢＶバッファ１２に第１の所定量のビデオデータが格納された時点でソース側のデコードを開始するとともに、シンク側のＶＢＶバッファ２２に第２の所定量のビデオデータが格納された時点でシンク側のデコードを開始することにより、ソース機器１０側とシンク機器２０側とでデコードの完了タイミングが揃うようにする。 - 特許庁 - Thus, when the amounts of deformations of the elastic member 26 and the first buffer members 40 and 42 in the axial direction are increased over the threshold interval D, the second buffer members 44 and 46 come in contact with the stopper plate 36 and the bottom plate part 30 of the frame case 28 and deform, and thus the spring constant of the entire strut mount 10 can be increased gradually.
これにより、弾性部材２６及び第１緩衝部材４０，４２の軸方向における変形量がしきい間隔Ｄよりも大きくなると、第２緩衝部材４４，４６がストッパ板３６及びフレームケース２８の底板部３０へ当接して変形するので、ストラットマウント１０全体としてのばね定数をなだらかに増加できる。 - 特許庁 - The heat storage-type hot water supplying apparatus comprises the heat storage material composition packed at the side of a shell, a water pipe for heat exchange, a heat storage vessel of a shell and tube type provided with an upper buffer vessel and a lower buffer vessel, a heating medium circulation line provided between the buffers, a pump, and a heater for the heating medium.
２．シェル側に充填された１項に記載の蓄熱材組成物、熱交換用水管、上部バッファー槽及び下部バッファー槽を備えたシェルアンドチューブ型の蓄熱槽、両バッファー槽間の熱媒体循環ライン、ポンプ並びに循環ラインに設けられた熱媒体加熱装置から構成されることを特徴とする蓄熱式給湯器。 - 特許庁 - The cell loss ratio is approximately calculated as a synergetic effect between a cell overflow ratio from a line which is calculated from a parameter related to a cell arrival ratio and line capacity in a step 310 and a cell loss ratio reducing effect by a buffer which is calculated by using a parameter related to burst length and the buffer length of respective priority classes in steps 322, 323.
セル損失率は，ステップ３１０においてセル到着率に係るパラメータと回線容量から算出された回線からのセル溢れ率，並びにステップ３２２とステップ３２３にてバースト長に係るパラメータと各優先クラスのバッファ長を用いて算出されたバッファによるセル損失率削減効果の相乗効果として近似的に算出される。 - 特許庁 - The base station can receive feedback for controlling scheduling of uplink data transmission between the mobile terminal and the base station, can estimate the buffer occupancy at the mobile terminal based on the feedback received, and can switch the mobile terminal from a scheduling mode presently used for uplink transmission to another scheduling mode based on the estimated buffer occupancy.
移動端末と基地局間のアップリンクデータ伝送のスケジューリングを制御するためのフィードバックを受信することと、受信されたフィードバックに基づいて移動端末のバッファ占有を推定することと、推定されたバッファ占有に基づいて移動端末を、アップリンク伝送のために現在使用されるスケジューリングモードから他のスケジューリングモードに切替えることを提案する。 - 特許庁 - A cell reception/disassembly part 6 disassembles received cells, stores the payload obtained by disassembly in a reception payload buffer 13 for each VC, and when a prescribed transfer command issuance condition is satisfied, prepares a DMA command for DMA transferring the stored payload and stores the DMA command in a second FIFO buffer as a queue.
セル受信・分解部６は、受信したセルを分解し、該分解により得られたペイロードをＶＣ毎に受信ペイロードバッファ１３に蓄積し、所定の転送コマンド発行条件が満たされた時に、蓄積されたペイロードをＤＭＡ転送させるためのＤＭＡコマンドを作成し、ＤＭＡコマンドをキューとして第２のＦＩＦＯバッファに蓄積する。 - 特許庁
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