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バッファは保管位置において、自動材料ハンドリングシステムから材料ポッドを受け取ると共にロードポートの１個以上へ材料ポッドを移動させ、且つ／またはロードポートの１個以上から材料ポッドを受け取ると共に材料ポッドを保管位置へ移動させ、材料ポッドを下方から支持し、材料ポッドの回転運動により材料ポッドを移動させる。 - 特許庁 - For readout processing of stream data transferred by using isochronous transfer, a USB transfer controller 104 is provided with a function of storing the receive data in successive buffer areas with a signal for switching the storing method in the buffer areas and a data quantity counter 103 which stores the total number of data in a storage device 102 so that the receive data readout processing can be carried out faster by software.
アイソクロナス転送を用いて転送されるストリームデータの読み出し処理において、ＵＳＢ転送制御装置１０４にバッファ領域への格納方法を切り替える信号により連続したバッファ領域に受信データを格納する機能と、記憶装置１０２内の総データ数を記憶するデータ数カウンタ１０３を設けることで、ソフトウェアによる受信データ読み出し処理を高速化する。 - 特許庁 - In the method for allocating a buffer memory including at least three buffers of a module provided with a processing unit and a bus interface, each buffer can adopts one of four statuses composed of "input range local", "local", "input range external", and "external" and tries that either one of the bus interface and the processing unit occupies one of the three buffers by succeeding strategy.
処理ユニットおよびバスインターフェースを備えたモジュールの少なくとも３つのバッファを含むバッファメモリの割り当て方法において、各バッファが、「入力範囲ローカル」、「ローカル」、「入力範囲外部」および「外部」なる４つのステータスのうちの１つをとることができ、バスインターフェースか処理ユニットかのいずれかが３つのバッファのうちの１つを次の戦略によって占有することを試みる。 - 特許庁 - To effectively reduce a delay by estimating the delay of a circuit by using a resistance value to determine an optimal buffer insertion position in reducing the delay due to buffer insertion of wiring because a correct resistance value of the wiring between circuit elements can be calculated by taking into consideration temperatures at respective positions of the wiring between the circuit elements constituting a semiconductor integrated circuit.
半導体集積回路を構成する回路素子間の配線の各々の位置での温度を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めて、遅延削減を効果的に行う。 - 特許庁 - The error diffusion information influencing pixels in the same block is recorded in an internal error buffer provided in the same processor as a processor having a calculation processing unit and having low capacity while having a high access speed, and the error diffusion information influencing pixels outside the same block is recorded in an external error buffer provided outside the processor and having high capacity while having a low access speed.
同一ブロック内の画素に影響を与える誤差拡散情報については、算出処理部を有するプロセッサと同一のプロセッサ内に備えられたアクセス速度は速いが容量の低い内部誤差バッファへ記録し、同一ブロック外の画素に影響を与える誤差拡散情報については前記プロセッサ外に備えられたアクセス速度は遅いが容量の高い外部誤差バッファへ記録する。 - 特許庁 - In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.
トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁 - A CPU 37 compares first fingerprint information stored in a first buffer 33 to be detected by a semiconductor fingerprint sensor 20 with second fingerprint information which is first fingerprint information predetermined time before stored in a second buffer 32, when both pieces of fingerprint information coincide, decides that a finger does not move and when the pieces of fingerprint information do not coincide, decides that the finger moves.
ＣＰＵ３７は、第１のバッファ３３に格納された半導体指紋センサ２０で検出される第１の指紋情報及び第２のバッファ３２に格納された所定時間前の第１の指紋情報である第２の指紋情報とを比較して、指紋情報が一致した場合、指が移動していないと判定し、指紋情報が一致しなかった場合、指が移動したと判定する。 - 特許庁 - The bit change parts of the previous digital signal input and the current digital signal input are stored in bit change part registers 9 and 10, and when the bit change part changed in the previous time is not changed this time in additionally storing the changed digital signal input in the buffer, the previous digital signal input at a buffer position is replaced with the current digital signal input.
ビット変化箇所レジスタ９，１０には前回のディジタル信号入力と今回のディジタル信号入力のビット変化箇所を保存しておき、変化したディジタル信号入力をバッファに追加保存するとき、前回変化したビット変化箇所が今回は変化していない場合は、前回書き込んだバッファ位置のディジタル信号入力を今回のディジタル信号入力で置き替える。 - 特許庁 - The data transfer device 30 performs read processing for reading from the image memory 10 respective pixel data specified by the coordinates, in the column direction and in the row direction, calculated by the CPU 20 and transferring the read pixel data to a buffer memory 40, and write processing for transferring the pixel data stored in the buffer memory 40 to the image memory 10 as pixel data constituting the second image.
データ転送装置３０は、ＣＰＵ２０が計算した列方向の座標及び行方向の座標により特定される各画素データを画像メモリ１０から読み出してバッファメモリ４０に転送する読み出し処理と、バッファメモリ４０に格納された画素データを第２の画像を構成する画素データとして画像メモリ１０に転送する書き込み処理を行う。 - 特許庁 - Resultant pixels having positive differences are referenced to corresponding pixels in the decoded picture expanded picture buffer 3d and, if each is a black pixel, its difference is changed to 0 while resultant pixels having negative differences are referenced to corresponding pixels in the original picture expanded picture buffer 3c and, if each is a black pixel, its difference is changed to 0, thus erasing unwanted difference pixels.
差分が正となる画素に対しては復号画像膨張画像バッファ３ｄの対応する画素を参照し、その画素が黒画素である場合は差分を０に変換し、差分が負となる画素に対しては原画膨張画像バッファ３ｃの対応する画素を参照し、その画素が黒画素である場合は差分を０に変換することにより、不要差分画素の消去を行う。 - 特許庁 - This image compression device consists of an image buffer memory, that cyclically stores digital image of a plurality of channels by each frame, a compression means hat selectively takes frame correlation of the images of a plurality of channels stored in this image buffer memory by each channel and a means that arranges the image compressed by this compression means and the in-frame compressed image as a series of groups.
複数チャンネルのデジタル画像を巡回的にフレーム毎に記憶する画像バッファメモリと、この画像バッファメモリに記憶された複数チャンネルの画像を各チャンネル毎に選択的にフレーム相関を取り圧縮する圧縮手段と、この圧縮手段により圧縮された画像及びフレーム内圧縮された画像を一連のグループとしてまとめる手段とから成る。 - 特許庁 - A semiconductor device has: an AlGaN buffer layer 18 provided on an SiC substrate 10 and that has an acceptor concentration (Na) higher than a donor concentration (Nd); a GaN electron transit layer 14 provided on the AlGaN buffer layer 18; and an AlGaN electron supply layer 16 provided on the GaN electron transit layer 14 and that has a band gap larger than that of GaN.
本発明は、ＳｉＣ基板１０上に設けられ、アクセプタ濃度（Ｎａ）がドナー濃度（Ｎｄ）以上の濃度であるＡｌＧａＮバッファ層１８と、ＡｌＧａＮバッファ層１８上に設けられたＧａＮ電子走行層１４と、ＧａＮ電子走行層１４上に設けられ、ＧａＮよりもバンドギャップが大きいＡｌＧａＮ電子供給層１６と、を有する半導体装置である。 - 特許庁 - When the sub CPU 212 determines that the control command is receivable (S1030: Yes), the sub CPU produces receivable data, or information expressing it (S1040), allows an output buffer 232 to store the receivable data, and constantly transmits them from the output buffer 232 to the main CPU 12 of the main board 100 via a communication line Cc.
そして、サブＣＰＵ２１２は、制御コマンドを受信可能であると判定した場合には（Ｓ１０３０：Ｙｅｓ）、その旨を表す情報である受信可能データを生成し（Ｓ１０４０）、その受信可能データを、出力バッファ２３２に格納させると共に、出力バッファ２３２から通信線Ｃｃを介して主基板１００のメインＣＰＵ１２へ常時送信する（Ｓ１０５０）。 - 特許庁 - Embodiments include an apparatus including a buffer layer 16, a group III-V layer 18 over the buffer layer 16, a source contact 20 and a drain contact 22 on the group III-V layer 18, a regrown Schottky layer 10 over the group III-V layer and between the source contact 20 and the drain contact 22, and a gate contact 24 on the regrown Schottky layer 10.
バッファ層１６と、バッファ層１６上のＩＩＩ−Ｖ族層１８と、ＩＩＩ−Ｖ族層１８上のソース接点２０およびドレイン接点２２と、ＩＩＩ−Ｖ族層１８上で、ソース接点２０およびドレイン接点２２間の再成長ショットキー層１０と、成長ショットキー層１０上のゲート接点２４、を備える装置、および装置を用いたシステムを含む。 - 特許庁 - The fluorine gas supply system is configured to introduce mixed gas stored in a buffer tank 5 into gas introduction piping 4 before the mixed gas is adjusted in the buffer tank 5 and then circulate the mixed gas, and also to adjust the flow rate of an inert gas supply source 2 in response to an obtained fluorine concentration by providing a monitor device 13 which measures the fluorine concentration in the mixed gas.
フッ素ガスの供給システムにおいて、バッファタンク５に貯蔵した混合ガスを、バッファタンク５内で混合ガスを調整する前のガス導入配管４に導入し、混合ガスを循環させること、また、混合ガス中のフッ素濃度を測定する監視装置１３を設け、得られたフッ素濃度に応答して、不活性ガス供給源２の流量を調整できる構成。 - 特許庁 - An enabling signal generation part 66 inputs the memory card control signal to a memory card 14 connected to the slot 20 corresponding to the buffer 68A, when an enabling signal to allow the access to the memory card 14 is input to a buffer 68A corresponding to one of the slots 20 in which connection of the memory card 14 is detected by a memory card detection unit 52.
そして、許可信号生成部６６が、メモリカード検出部５２によってメモリカード１４が接続されたことが検出された何れか１つのスロット２０に対応したバッファ６８Ａへメモリカード１４へのアクセスを許可する許可信号が入力された場合に、当該バッファ６８Ａに対応するスロット２０に接続されたメモリカード１４にメモリカード制御信号を入力する。 - 特許庁 - This smoke detector for controlling a light emitting element for smoke detection is provided with a reference potential generation circuit for generating a predetermined reference potential; a buffer circuit for reducing the output impedance of the reference potential generation circuit and a constant current supply circuit for supplying constant currents corresponding to a potential to be output by the buffer circuit to the light emitting element.
煙検出用の発光素子を制御する煙感知器において、所定の基準電位を発生する基準電位発生回路と、上記基準電位発生回路の出力インピーダンスを小さくするバッファ回路と、上記バッファ回路が出力する電位に応じた定電流を上記発光素子に供給する定電流供給回路とを有する煙感知器である。 - 特許庁 - A metal corrugated thin ring layer molded by winding a metal thin plate with corrugated cross section or a metal corrugated thin buffer ring layer molded by piling and winding the metal thin plate with corrugated cross section and a buffer is formed on both axial end surfaces of the gasket body made of expansion graphite or one of the both axial end surfaces.
膨張黒鉛からなるガスケット本体の軸方向両端面に、または軸方向両端面のうちいずれか一方の端面に、断面が波形状の金属薄板を巻回して成形した金属波形薄板リング層、または、断面が波形状の金属薄板と緩衝材とを重ね合わせて巻回して成形した金属波形薄板緩衝リング層を形成した。 - 特許庁 - In achieving a high buffer capability by eliminating the above disadvantage, the buffer material is formed into a shape that the area of sections perpendicular to applied stress is changed consecutively or step by step and the change is repeated at least more than two times.
長い突起部を緩衝材に設置すれば変位量が増えて、緩衝性能は上がるが、座屈が発生して本来の性能を発揮しないことに着目し、本発明に係る応力と直交する断面の面積の大きさを連続的あるいは段階的に変化させる形状とし、かつ少なくとも２回以上繰り返す形状とすることで高い緩衝性能を得るに至った。 - 特許庁 - This data storage device is provided with: a nonvolatile memory 112 whose memory area is physically divided, and whose divided memory areas are respectively prepared with a buffer area for rewriting; and a memory management part 106 for updating the data recorded in each of the divided memories by using the buffer area for rewriting prepared in each of the divided memory areas.
メモリ領域が物理的に分割され、分割された各メモリ領域内に書き換え用のバッファ領域が設けられた不揮発性メモリ１１２と、分割された各メモリ領域内に設けられた書換え用のバッファ領域を利用して、分割された各メモリ領域に記録されたデータを更新するメモリ管理部１０６と、を備えることを特徴とする、データ記憶装置が提供される。 - 特許庁 - A payload unit start indicator comparison part 303 of a PID filter 202 compares the payload unit start indicators of TS packets on hardware, and when the TS packet is the top TS packet of the section, a buffer control part 203 writes the top TS packet of the section in a buffer 204, and executes key processing to the following TS packets of the section.
ＰＩＤフィルタ２０２のペイロードユニット開始インジケータ比較部３０３がハードウェア上でＴＳパケットのペイロードユニット開始インジケータを比較し、当該ＴＳパケットがセクションの先頭のＴＳパケットである場合にのみ、バッファ制御部２０３はバッファ２０４に当該セクションの先頭のＴＳパケットを書き込み、当該セクションの以降のＴＳパケットについて鍵処理を行う。 - 特許庁 - The telop transmitter 10 is provided with a means for automatically receiving and preserving the mail of various kinds of data, a means for managing the schedule of telop transmission, a means for generating the image data of a telop on the basis of preserved layout information and transferring them to a frame buffer, and a means for synthesizing and outputting external input video signals and telop video signals output from the frame buffer.
テロップ送出装置１０は、各種データのメールを自動的に受信、保存する手段、テロップ送出のスケジュールを管理する手段、保存されているレイアウト情報に基づいてテロップの画面データを生成してフレームバッファに転送する手段、外部入力映像信号とフレームバッファから出力されるテロップ映像信号とを合成して出力する手段とを備える。 - 特許庁 - The photographic device having a function to shoot a plurality of photos and then composites them, to create the panoramic photograph has at least a means to monitor usage of the buffer memory temporary, used during composition of the plurality of photos and notify the information that indicate the usage of the buffer memory, when an image of the photo which is being on displayed a display is to be displayed.
複数の写真を撮影し、前記複数の写真を合成してパノラマ写真を作成する機能を備える撮影装置において、前記複数の写真の合成時に一時的に使用するバッファメモリの使用状況を監視し、撮影中の写真の画像をディスプレイ上に表示する際に、前記バッファメモリの利用状況を示す情報を通知する手段を少なくとも備える。 - 特許庁 - A semiconductor device comprises: a replica buffer 110 driving a calibration terminal ZQ; a reference potential generating circuit 200 generating a reference potential VREF; a comparator circuit 151 comparing a potential appearing at the calibration terminal ZQ with the reference potential VREF; and a control circuit 140 changing the output impedance of the replica buffer 110 based on the comparison result by the comparator circuit 151.
キャリブレーション端子ＺＱを駆動するレプリカバッファ１１０と、基準電位ＶＲＥＦを生成する基準電位生成回路２００と、キャリブレーション端子ＺＱに現れる電位と基準電位ＶＲＥＦとを比較する比較回路１５１と、比較回路１５１による比較の結果に基づいてレプリカバッファ１１０の出力インピーダンスを変化させるコントロール回路１４０とを備える。 - 特許庁 - This fender comprises a cushioning material for absorbing the docking energy of a ship, a front buffer plate 3 for reducing the bearing pressure when the ship is docked on the ship docking side of the cushioning material, and a pad 4 mounted on the front buffer plate 3.
船舶の接岸エネルギーを吸収する緩衝材と、緩衝材の船舶接岸側で接岸時の面圧を低減する前衝板と、前衝板の表面に取り付けられたパッドとからなる防舷材であって、パッドの取付手段とは別に、前衝板とパッドとのずれ防止手段を設けることにより、船舶の接岸の際に生じる力をパッドの取付手段に負担させることのない防舷材とする。 - 特許庁 - To ensure protection against debris for at least one optical element which directs the radiation to a radiation outlet opening in a vacuum chamber, the vacuum chamber which encloses a radiation-emitting plasma and is outfitted with at least one feed line and one outlet line for the buffer gas has chamber areas with particles deceleration of varying magnitude by means of the buffer gas.
放射線を真空室の放射線出口開口に指向させる少なくとも１つの光学要素をデブリから保護することを保証するために、放射線放出プラズマを包囲し、バッファガスのための少なくとも１つの供給ライン及び１つの排出ラインを備えた真空室が、バッファガスによる様々な大きさの粒子減速を有するチャンバ領域を有する。 - 特許庁 - To reduce the power consumption of a buffer amplifier while maintaining the charging and discharging capability quickly following a significant change when a decoupling capacitor is charged and the decoupling capacitor is discharged by the buffer amplifier to stabilize the voltage value of voltage driving in a driving circuit to emit light beams by voltage driving during a transition period and by current driving during a stable period.
過渡期には電圧駆動、安定期には電流駆動で光ビームを発光する駆動回路において、電圧駆動の電圧値を安定させるためのバッファアンプによるデカップリングコンデンサへの充電、並びにデカップリングコンデンサからの放電に際して、大きな制御変化に迅速に追従する充電及び放電能力を持たせつつ、バッファアンプの消費電力を軽減する。 - 特許庁 - In a compound semiconductor 1 composed of a buffer layer 3 and a compound semiconductor layer 4 formed on a substrate 2, the surface of at least either of the buffer layer 3 and the compound semiconductor layer 4 is formed into a wavelike surface having an unevenness in a specific direction; thus strain energy in the crystal can be reduced and dislocation density by the crystal defects can be reduced.
基体２上に、バッファ層３と化合物半導体層４とが形成された化合物半導体１において、バッファ層３及び化合物半導体層４の少なくとも一方の表面を特定の方向に凹凸を有する波状面とすることにより、結晶内部の歪エネルギーを低減することができ、結晶欠陥による転位密度を低減することが可能とされる。 - 特許庁 - The method for analyzing the enzyme reaction using the polyhydroxy compound as the substrate comprises injecting each of the enzyme using the polyhydroxy compound dissolved in a biochemically usable buffer as the substrate, and the substrate for the enzyme into a capillary, and carrying out the enzyme reaction and the separation of the reaction product by the capillary electrophoresis using a buffer forming a complex with the polyhydroxy group.
生化学的に使用し得る緩衝液に溶解したポリヒドロキシ化合物を基質とする酵素と該酵素の基質をそれぞれキャピラリーに注入し、ポリヒドロキシル基と錯体を形成し得る緩衝液を用いたキャピラリー電気泳動により該酵素反応と、反応生成物の分離を行うことを特徴とする、ポリヒドロキシ化合物を基質とする酵素反応解析方法。 - 特許庁 - As for the electronic equipment equipped with semiconductor integrated circuits and the start-up notification system, a start-up timing signal connected to a power source through a pull-up resistance is generated and the semiconductor integrated circuits are equipped with a start-up control circuit, which is composed of an open drain output buffer connected to one terminal and a Schmitt trigger input buffer.
複数の半導体集積回路を備えた電子機器及び立ち上げ通知方式において、電源とプルアップ抵抗を介して接続した立ち上げタイミング信号を生成し、前記半導体集積回路は立ち上げ制御回路を備え、前記立ち上げ制御回路は一端子に接続したオープンドレインの出力バッファーとシュミットトリガーの入力バッファとからなることを特徴とする。 - 特許庁 - Parallelly to the processing, a second CPU 31 checks a first transmission bit and performs a data read processing to the first data buffer in the case that it is readable in a step S11, inverts the first reception bit in a step S12, and performs the data read processing similarly to the second data buffer and inverts a second reception bit in steps S13 and S14.
この処理と平行して第２CPU３１は、ステップＳ１１において第１送信ビットをチェックし、読み出し可能な場合第１データバッファに対してデータ読み出し処理を行い、ステップＳ１２において第１受信ビットを反転させ、ステップＳ１３およびＳ１４において第２データバッファに対して同様にデータ読み出し処理を行い、第２受信ビットを反転させる。 - 特許庁 - In a device for bus connection/disconnection of modules, a module 4A includes a rereading input buffer 16 for rereading a transmission signal TXD fed to the system bus via an output buffer 13 into the module as a transmission return signal TXD_R via a different connector pin, and a monitoring circuit 17 for asserting a transmission anomaly if the transmission return signal TXD_R remains unchanged for a set time.
モジュール４Ａは、出力バッファ１３を通してシステムバスに載せた送信信号ＴＸＤをコネクタの別のピンを通して送信リターン信号ＴＸＤ＿Ｒとして自モジュールに読み返す読み返し用入力バッファ１６と、送信リターン信号ＴＸＤ＿Ｒの変化が無くなり、この状態が設定時間だけ継続したときに送信異常と判定する監視回路１７を備える。 - 特許庁 - An image correction processing section 132 is characterized in a configuration that an image correction buffer 134 for storing image data by at least M+(N-1) lines is reserved, an address of the image correction buffer 134 is set as a decoding destination when it is discriminated that the image correction processing requires decoding processing, and the image correction processing is applied to the image data in the set storage area.
画像補正処理部１３２は、少なくともＭ＋（Ｎ−１）ライン分の画像データを格納する画像補正バッファ１３４を確保し、画像補正処理が復号化処理が必要であると判定された場合に、画像補正バッファ１３４のアドレスを復号化先として設定し、該設定された記憶領域内で前記画像データに対する画像補正処理を行う構成を特徴とする。 - 特許庁 - By a buffer underrun judging part 17 of a system control circuit 15, when the vibration is detected by a vibration detecting sensor 100 the recording operation is interrupted by a recording control part 18 similar to the time when the buffer underrun state is generated, effecting that the speed of a data transfer rate inputted to an encoder 11 from a personal computer 10 becomes lower as compared with a data transfer rate outputted to the encoder 11.
システム制御回路１５のバッファアンダーラン判断部１７は、振動検出センサ１００で振動が検出されると、エンコーダ１１に出力されるデータ転送レートに比べてパーソナルコンピュータ１０からエンコーダ１１に入力されるデータ転送レートが低速になるバッファアンダーラン状態が発生したときと同様に記録制御部１８により記録動作を中断する。 - 特許庁 - The buffer layer is patterned, and the piezoelectric/electrostrictive layer is patterned according to the pattern of the buffer layer.
単結晶基板上に配向成長させて形成されたバッファー層と該バッファー層上に配向成長させて形成された下電極層と該下電極層上に配向成長させて形成された圧電/電歪体層と該圧電/電歪体層上に形成された上電極層を有する圧電/電歪体素子構造体であって、該バッファー層がパターニング形成され、このパターニングに倣って該圧電/電歪体膜がパターニングされる。 - 特許庁 - The method of performing transmission of a data stream between a video server 200 and a video client 300 according to a transport protocol comprises a step for monitoring the operating condition of an application layer buffer 320 in the video client 300 and a step for signaling stream control data to the video sever 200 according to the condition of the monitored application layer buffer 320.
トランスポートプロトコルを用いてビデオサーバ２００とビデオクライアント３００との間でデータストリームを送信する方法であって、ビデオクライアント３００のアプリケーション層バッファ３２０の使用状態を監視するステップと、監視されたアプリケーション層バッファ３２０の状態によって、ビデオサーバ２００にストリーム制御データをシグナリングするステップと、を有する、データストリームを送信する方法。 - 特許庁 - Provided is an address signal generating means 3 of generating a readout address signal for an image signal stored in a frame buffer 2 so as to obtain a folding figure having the circumference of a circle having an arbitrary radius as a phase-geometrical border as to an image in the area defined with the circle having the arbitrary radius at an arbitrary position of the image stored in the frame buffer 2.
フレームバッファ２に記憶された画像の任意の位置について、任意の大きさの半径を有する円で定義される領域内の画像を、当該円の中心を破断点として位相幾何学的に上記円の円周を境界とする折り返し図形が得られるように、フレームバッファ２に記憶された画像信号の読み出しアドレス信号を生成するアドレス信号生成手段３を備える。 - 特許庁 - The disk controller 12 secures unused buffer areas and switches the disk controller to the log mode in which an area formed by integrating an area on the disk device to which a specified logical disk is allocated and a secured buffer area is used as a data storage area when switching of the logical disks from use in a normal mode to the use in a log mode is instructed from the host computer 20.
ディスク制御装置１２は、ホスト計算機２０から論理ディスクを通常モードからログモードでの使用に切り替えることが指示された場合、不使用のバッファ領域を確保し、指定の論理ディスクが割り付けられているディスク装置上の領域と確保したバッファ領域とを合わせた領域をデータ格納領域として使用するログモードに切り替える。 - 特許庁 - The semiconductor structure forming method comprises a step of providing an Si substrate 10 having a surface, a step of forming an interface involving an adjacent seed layer 18 on the surface of the Si substrate 10, a step of forming a buffer layer 20 utilizing molecules of O, and a step of forming one or more high permittivity oxide layers 22 on the buffer layer 20 utilizing active O.
半導体構造を作成する方法は：表面１２を有するシリコン基板１０を設ける段階；シリコン基板１０の表面１２上に隣接するシード層１８を含むインタフェースを形成する段階；分子酸素を利用してバッファ層２０を形成する段階；および活性酸素を利用してバッファ層２０上に１つ以上の高誘電率酸化物層２２を形成する段階；を備える。 - 特許庁 - When the amount of the reception data in the reception buffer 102 is more than a prescribed amount, a PLL circuit configured by a voltage-controlled oscillator 110 or the like restores an audio clock signal on the basis of a master clock signal or the like received via a transmission line 910 and a reception read control circuit 103 reads data from the reception buffer 102 synchronously with the restored clock signal.
受信バッファ１０２の受信データが所定量より多い場合は、伝送路９１０を介して入力されたマスタークロック信号等に基づいて、電圧制御発振器１１０等により構成されたＰＬＬ回路がオーディオクロック信号を復元し、受信リード制御回路１０３は復元されたクロック信号に同期して、受信バッファ１０２からデータを読み出す。 - 特許庁 - An optical wave guide element is installed with a conductive or a semi-conductive lower electrode 2, an epitaxial or a single-oriented buffer layer 4 set on the lower electrode 2, an epitaxial or a single oriented optical wave guide 1 provided on the buffer layer 4, and a conductive thin film or a semi-conductive thin film upper electrode 7 set on the optical wave guide 1.
導電性または半導電性の下部電極２と、下部電極２上に設けられたエピタキシャルまたは単一配向性のバッファ層４と、バッファ層４上に設けられたエピタキシャルまたは単一配向性の光導波路１と、光導波路１上に設けられた導電性薄膜または半導電性薄膜の上部電極７とを具備する光導波路素子による。 - 特許庁 - The flash memory device includes a memory cell array comprising memory cells arranged in rows and columns, a page buffer circuit having a single latch structure and configured to read data from a selected memory cell in the memory cell array, and a controller controlling the page buffer circuit having the single latch structure so as to detect a memory cell in which electric charges loss is caused out of memory cells of the selected row.
フラッシュメモリ装置は、行と列で配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択された行のメモリセルのうち、電荷損失が生じたメモリセルを検出するように前記単一のラッチ構造を有する前記ページバッファ回路を制御する制御器と、を含む。 - 特許庁 - Then, the output control part calculates delay time of output timing of the video images-sound of the respective hierarchies to other hierarchies based on scene detection signals of the respective hierarchies from the hierarchy scene detection part and time information in scene detection, and sets a buffer part of a hierarchy which is not delayed so as to increase a buffer amount equivalent to the calculated delay time.
そして、出力制御部は、階層シーン検出部からの各階層のシーン検出信号とシーン検出時の時刻情報とに基づき、各階層の映像・音声の出力タイミングの他の階層に対する遅延時間を算出し、遅延していない階層のバッファ部に対して、算出した遅延時間に相当するバッファ量を増加させるように設定する。 - 特許庁 - The bidirectional bus driving circuit is provided with; three state buffer circuits 11, 12 which supply a signal D to each of buses YB, YA when a control signal OE is enabled; circuits 15, 17 and 16, 18 which generate control signals (nodes N17, N18); and three state buffer circuits 19, 20 which supply signals of buses YB, YA to buses YA, YB respectively.
制御信号ＯＥがイネーブルのときに信号ＤをバスＹＢ，ＹＡのそれぞれに供給する３ステートバッファ回路１１，１２と、制御信号（ノードＮ１７，Ｎ１８）を生成する回路１５，１７及び１６，１８と、ノードＮ１７，Ｎ１８の信号がイネーブルのときに、バスＹＢ，ＹＡの信号をバスＹＡ，ＹＢにそれぞれ供給する３ステートバッファ回路１９，２０とを有する。 - 特許庁 - The image data compression apparatus includes: an FIFO buffer section 30 for buffering quantized data by a plurality of frames; a quantization section 20 for quantizing image data; a coded data generating section 40 for generating coded data resulting from coding quantized data read from the FIFO buffer section 30 asynchronously with writing of data; and a rate control section 50 for controlling a data size of the coded data by changing quantization steps.
画像データを量子化する量子化部２０と、複数フレーム分の量子化データがバッファリングされるＦＩＦＯバッファ部３０と、書き込みと非同期でＦＩＦＯバッファ部３０から読み出した量子化データを符号化した符号化データを生成する符号化データ生成部４０と、量子化ステップを変化させて符号化データのデータサイズを制御するレートコントロール部５０とを含む。 - 特許庁 - The device 2 is composed by comprising a TS buffer circuit 200 which stores the TS packets, a transfer rate calculating means 201 which calculates a transfer rate based on PCR (Program Clock Reference) of the TS packets, a frequency generation circuit 202 which generates a reproduction rate clock frequency of the TS buffer circuit 200 based on the transfer rate in order to retransmit the transferred broadcast signal.
そして、転送された放送信号を再送信するために、装置２を、ＴＳパケットを格納するＴＳバッファー回路２００と、ＴＳパケットのＰＣＲに基づいて転送レートを計算する転送レート計算手段２０１と、この転送レートに基づいてＴＳバッファー回路２００の再生レートクロック周波数を生成する周波数生成回路２０２とを備えて構成した。 - 特許庁 - In the information processing system, in which a communication means for performing communication processing is connected to an information processor provided with a storage means, the communication means is provided with a means for previously securing a receiving buffer in the storage means before communication processing, a means for managing the address of the receiving buffer and a means for storing received data in the address of the storage means.
記憶手段を具える情報処理装置に通信処理を行う通信手段が接続された情報処理システムにおいて、前記通信手段が、通信処理に先立って前記記憶手段に受信バッファを予め確保するための手段、該受信バッファのアドレスを管理するための手段、及び、受信したデータを前記記憶手段の該アドレスに蓄積するための手段を具備する。 - 特許庁 - This tri-state buffer circuit has only connection of one inverter at a position from a signal input node receiving an input signal to the gate of a MOS transistor(TR) driven by the input signal and a load when viewed from the signal input node is a load by three MOS TRs that is less than one MOS TR in comparison with a conventional tri-state buffer circuit.
本発明に係るトライステートバッファ回路は、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されておらず、信号入力ノードからみた負荷は、従来のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減したＭＯＳトランジスタ３個分の負荷である。 - 特許庁 - A path selection device is installed in each input path, so that it is not necessary to execute queuing, and a buffer storage device and a device for abandoning the same packet arriving with delay unique for flooding are installed in each output path, and the buffer storage device in an incoming side output path is provided with a storage capacity to such an extent that packet does not overflow.
本発明は上記の課題を、入方路毎に経路選択装置を設置することにより待合せを行わせず、且つ出方路毎に緩衝記憶装置およびフラッディングに特有な遅れて到着する同一パケットを廃棄するための装置を設置し、着信側出方路における該緩衝記憶装置に対してはパケットが溢れない規模の記憶容量を具備させる手段により解決する。 - 特許庁 - The method includes the steps of: storing a plurality of packets of an MPEG PES in a buffer; retrieving a stored packet from the buffer and parsing the retrieved packet to recover a time stamp; comparing the recovered time stamp to a time reference; and controlling decoding of data in the retrieved packet responsive to a result of the comparison of the recovered time stamp to the time reference.
ＭＰＥＧ ＰＥＳの複数のパケットをバッファに貯蔵する段階と、バッファから貯蔵されたパケットを引き出す段階と、引き出されたパケットをパーシングしてタイムスタンプを復元する段階と、復元されたタイムスタンプと基準時間とを比較する段階と、復元されたタイムスタンプと基準時間の比較結果によって引き出されたパケットのデータをデコーディングすることを制御する段階とを含む。 - 特許庁
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