「buffer」を含む例文一覧(23848)
＜前へ 1 2 .... 75 76 77 78 79 80 81 82 83 .... 476 477 次へ＞- In this case, the device cost is reduced because only one buffer memory is needed.
そして、この場合、バッファメモリは１つだけでよいので、装置コストが低減する。 - 特許庁 - Input data are intermittently recorded in the hard disk 11 via a write buffer 31.
入力データは、ライトバッファ３１を介して、ハードディスク１１に間欠記録される。 - 特許庁 - A key frame buffer 17 stores a key frame for inter-frame coding.
キーフレームバッファ１７はフレーム間符号化処理を行うためのキーフレームを記憶する。 - 特許庁 - BUFF FINISHING DEVICE OF UTER PERIHERAL SURFACE OF METAL PIPE BODY, AND BUFFER FINISHING METHOD
金属管体外周面のバフ仕上装置とそれを用いたバフ仕上方法 - 特許庁 - To realize reduction in power consumption by reducing the drive capacity of an output buffer.
出力バッファの駆動能力を削減し、低消費電力化が実現する。 - 特許庁 - Once the reception is allowed, the communication part 141 holds the image data in a buffer.
受信が許可されると、通信部１４１は、バッファに画像データを保持する。 - 特許庁 - To reduce output noise and increase a response speed of an output buffer circuit.
出力バッファ回路の出力ノイズを低減し、かつ、応答速度を速くする。 - 特許庁 - A serial interface 53 writes, upon receipt of the command, the command to a command buffer 52.
コマンドを受けたシリアルインタフェース５３は、コマンドバッファ５２に当該コマンドを書き込む。 - 特許庁 - An approximately hollow fuel rail 20 has a longitudinal rail axis 103 extending through the fuel rail, the fuel buffer element 110 has a wall part and the longitudinal buffer element axis 103 extending through the fuel buffer element, the fuel buffer element 110 is disposed in the fuel rail 20, and the fuel buffer element is approximately parallel to the rail axis.
ほぼ中空の燃料レール２０が、この燃料レールを通って延びた長手方向レール軸線１０３を有しており、燃料緩衝エレメント１１０が、壁部と、前記燃料緩衝エレメントを通って延びた長手方向緩衝エレメント軸線１０３とを有しており、燃料緩衝エレメント１１０が、燃料レール内２０に配置されており、燃料緩衝エレメントが、レール軸線に対してほぼ平行である。 - 特許庁 - The gradation voltage generating device includes: a source buffer enable adjusting register 17 wherein an enable width corresponding to RGB gradation data is stored; a source buffer enable control circuit 21 that outputs a control voltage having the enable width stored in the source buffer enable adjusting register 17; and a source buffer 15 that generates a gradation voltage OUTn on the basis of the control voltage output from the source buffer enable control circuit 21.
ＲＧＢデータの階調に対応したイネーブル幅が記憶されたソースバッファイネーブル調整レジスタ１７と、このソースバッファイネーブル調整レジスタ１７に記憶されたイネーブル幅を有する制御電圧を出力するソースバッファイネーブル制御回路２１と、このソースバッファイネーブル制御回路２１から出力された制御電圧によって階調電圧ＯＵＴｎを生成するソースバッファ１５と、を具備する。 - 特許庁 - The differential input buffer 2 consists of an internal differential input buffer 122, that receives a differential signal (strobe P signal 26 and strobe N signal 27), an internal differential input buffer 224, that receives the strobe P signal 26 and an external reference voltage-use power supply 23, and the phase comparator 21 that receives output signals from the internal differential input buffer 122 and the internal differential input buffer 224.
差動入力バッファ２は、差動信号（ストローブＰ信号２６、ストローブＮ信号２７）を入力とした内部差動入力バッファ１２２と、ストローブＰ信号２６と外部参照電圧用電源２３を入力とした内部差動入力バッファ２２４と、内部差動入力バッファ１２２と内部差動入力バッファ２２４の出力信号を入力とした、位相比較器２１から構成される。 - 特許庁 - A constraint condition setting part 2 sets various constraint conditions including a buffer capacity constraint condition for suppressing the sum of buffer capacities required by transfer delay of path to which traffic flow is distributed down to the capacity of a delay difference-absorbing buffer or less.
制約条件設定部２は、トラヒック流量が配分されるパスの転送遅延により必要となるバッファ容量の総和を遅延差吸収バッファの容量以下とするバッファ容量制約条件を含む各種の制約条件を設定する。 - 特許庁 - The driving capacities of each buffer amplifier 6 are controlled to be variable according to the load capacities of the buffer amplifiers 6 arranged correspondingly to each of the analog reference voltages, therefore, the operations of the buffer amplifiers 6 can be stabilized even if they have uneven load capacities.
アナログ基準電圧のそれぞれに対応して設けられるバッファアンプ６の負荷容量に応じて、各バッファアンプ６の駆動能力を可変制御するため、負荷容量にばらつきがあっても、バッファアンプ６の動作を安定化させることができる。 - 特許庁 - The shared memory interface 4 includes a buffer memory 12a corresponding to the main bus B1 and a buffer memory 12b corresponding to the internal bus B2, and the buffer memories 12a and 12b are configured to temporarily store data in the case of reading and writing data in the shared memory 3.
共有メモリインターフェイス４は、メインバスＢ１に対応するバッファメモリ１２ａと内部バスＢ２に対応するバッファメモリ１２ｂとを有し、バッファメモリ１２ａ，１２ｂは、共有メモリ３に対する読出時と書込時とにおいてデータを一時的に保持する。 - 特許庁 - A camera controller 26 calculates power information required for transferring and recording the all data in a buffer memory 21 to/in the recording medium 30 referring to a selected recording mode, a type of the recording medium 30 and a buffer size of the buffer memory 21.
カメラコントローラ２６は、設定されている記録モード、記録メディア３０の種類、およびバッファメモリ２１のバッファサイズに応じてバッファメモリ２１内のデータを全て記録メディア３０へ転送・記録するために必要な電力情報を算出する。 - 特許庁 - In a case where the absolute value of the difference between the data value of the line buffer and the data value of the pixel of interest is equal to or higher than the threshold, the value of the pixel of interest is defined as an output value as it is, blended with the value of the line buffer while increasing the ratio of the pixel of interest, and stored in the line buffer.
ラインバッファのデータ値と着目画素のデータ値の差の絶対値が閾値以上の場合には、着目画素の値をそのまま出力値とし、着目画素の割合を大きくしてラインバッファの値とブレンドし、ラインバッファに格納する。 - 特許庁 - The data format and image size of a main buffer 9 and a sub buffer 10 are set in a register of a double buffer control part 17 beforehand and are outputted as format/reduction switching signals 59 and 60 synchronized with frame signals 52 from a clock generator 7.
予めダブルバッファ制御部１７のレジスタにメインバッファ９とサブバッファ１０のデータフォーマットと画像サイズを夫々設定しておき、クロック発生器７からのフレーム信号５２に同期させたフォーマット／縮小切り換え信号５９，６０として出力する。 - 特許庁 - To provide an output buffer circuit, a differential output buffer circuit, an adjustment circuit, an output buffer circuit with adjustment function and a transmission method, capable of improving resolution of a pre-emphasis amount without increasing power consumption and circuit area.
消費電力、回路面積を増やすことなく、プリエンファシス量の分解能を向上することが可能な出力バッファ回路、差動出力バッファ回路、調整回路及び調整機能付き出力バッファ回路、並びに伝送方法を提供する。 - 特許庁 - That is, a cell output timing arrives from any input buffer, the cell input buffer 1 does not output cells continuously but the traffic control section 12 gives the transmission permission to the cell input buffer 1 at an interval to satisfy a minimum cell rate MCR.
つまり、入力バッファからのセル出力タイミングが到来すると、連続的にセル入力バッファ１からセルを出力させるのではなく、ＭＣＲを満足するように飛び飛びの間隔でセル入力バッファ１に対して送信許可を出す。 - 特許庁 - To solve the problem that though speed-up is performed by directly transferring data from a write buffer to a master when the master needs the data temporarily stored in the write buffer, a system for performing reading from an interleave-adaptable write buffer is not considered.
ライトバッファに一時的に格納しているデータをマスタが必要とするとき、ライトバッファからマスタに直接データを転送することで高速化を図っているが、インターリーブ対応のライトバッファからリードする方式については考慮されていない。 - 特許庁 - For example, a signal sent from an output buffer circuit 107 of a semiconductor chip 300_N is transmitted to an input buffer circuit 108 of a semiconductor chip 300_1 through a repeater buffer circuit 301 of each of semiconductor chips 300_2 to 300_N.
例えば、半導体チップ３００_Ｎの出力バッファ回路１０７より送信された信号は、各半導体チップ３００_２〜３００_Ｎのリピータバッファ回路３０１を介して半導体チップ３００_１の入力バッファ回路１０８に伝送される。 - 特許庁 - A plurality of empty pallets are stacked in the stacking buffer shelf so as to be stored on the stacking buffer shelf or the vertically and horizontally feeding shelf adjacent to the buffer shelf, so that the vertically and horizontally feeding shelves carrying no pallet is optionally increased for placing a vehicle mounting pallet on it.
複数の空パレットを段積みバッファ棚で段積みして、段積みバッファ棚上又はこれに隣接する縦横送り棚上に収容し、パレットを載せない縦横送り棚を随時増やしてその上に実車パレットを収容する。 - 特許庁 - When a clock enable signal CKE is inputted to an input buffer circuit 11a, a power-down clock PWDNCLK is outputted from a power-down control circuit 12, and input buffer circuits 11b, 11c and an input buffer activating circuit 13 are activated.
クロックイネーブル信号ＣＫＥが入力バッファ回路１１ａに入力されると、パワーダウン制御回路１２からパワーダウンクロックＰＷＤＮＣＬＫが出力され、入力バッファ回路１１ｂ，１１ｃ、入力バッファ活性化回路１３が活性化される。 - 特許庁 - Update of buffer size is prohibited during an interval when the filter signal fck synchronized with the clock signal CK is L and the buffer size is updated after the filter signal fck becomes H thus updating the buffer size in synchronism with the clock signal CK.
このクロック信号ＣＫに同期したフィルター信号ｆｃｋがＬの期間はバッファサイズの更新を禁止し、フィルター信号ｆｃｋがＨになってからバッファサイズを更新することで、バッファサイズの更新もクロック信号ＣＫに同期して行わせる。 - 特許庁 - When a sequential access pattern is detected at a data access request from a host computer 109, the number of segments of the buffer 106 is decreased to alter the buffer memory constitution so that the segment size of the buffer becomes large, thereby achieving optimum sequential access performance.
ホストコンピュータからのデータアクセス要求に対し、順次アクセスパターンを検出すると、バッファのセグメント数を減らし、バッファのセグメントサイズが大きくなるようにバッファメモリ構成を変更することにより、最適な順次アクセス性能を達成する。 - 特許庁 - A frame buffer allocator 145 is to dynamically expand the frame buffer to include one or more additional areas allocated to buffer display information for content to be displayed on one or more remote displays associated with one or more wireless devices.
フレームバッファ割り当て器は、１つ以上の無線装置に関連する１つ以上の遠隔ディスプレイに表示されるコンテンツの表示情報をバッファするために割り当てられた１つ以上の更なる領域を含むように、フレームバッファを動的に拡張する。 - 特許庁 - The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.
バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁 - A phase difference signal to be outputted from an exclusive logical type phase comparator 3' is inputted into a loop filter 12 via a main buffer circuit 4, a sub-buffer circuit 7 and a sub-buffer circuit 21 which restricts an output current by the gate size of a MOS transistor.
排他論理型の位相比較器３’から出力される位相差信号を、メインバッファ回路４とサブバッファ回路７と、出力電流をＭＯＳトランジスタのゲートサイズにより制限したサブバッファ回路２１を介してループフィルタ１２へ入力する。 - 特許庁 - When the buffer stand 14 is installed on the pit bottom 12, a lower end of the bolt 25 is made to abut on the pit bottom 12 and the projecting length from the lower surface of the buffer stand 14 is changed by screwing the bolt 25, thereby adjusting the height position of the buffer stand 14.
バッファ台１４をピット底１２に据え付ける際には、ボルト２５の下端をピット底１２に突き当てるとともに、ボルト２５をねじ回してバッファ台１４の下面からの突出長さを変えることでバッファ台１４の高さ位置を調整する。 - 特許庁 - A flat car 2 that runs in a disposal tunnel 1 is equipped with a buffer filling device 5 that fills the side edge area of the inner part in the disposal tunnel 1 with powdery buffer 4 by discharging from a discharge nozzle 10 the powdery buffer 4 which is guided from a housing tank 8.
処分坑道１内を走行する台車２に、収納タンク８から導いた粉体緩衝材４を吐出ノズル１０から吐出させて処分坑道１の奥側端部領域に充填する緩衝材充填装置５を設ける。 - 特許庁 - An n-type GaAs buffer layers 44 and an n-type InGaAlP buffer layer 34 are formed through an epitaxial growth method on an n-type GaAs substrate 10, and an n-type GaP substrate 30 is bonded on the n-type InGaAlP buffer layer 34.
ｎ型ＧａＡｓ基板１０上に、エピタキシャル成長によりｎ型ＧａＡｓバッファー層４４とｎ型ＩｎＧａＡｌＰバッファー層３４とを形成し、ｎ型ＩｎＧａＡｌＰバッファー層３４にｎ型ＧａＰ基板３０を接着する。 - 特許庁 - The performance monitor circuit and the performance monitor method are equipped with a buffer, stored a received packet in the transaction layer of a PCI Express in the buffer, and connected to the PCI express component transmitting the packet stored in the buffer.
バッファを備え、受信したＰＣＩ Ｅｘｐｒｅｓｓのトランザクション層のパケットをバッファに格納し、バッファに格納されたパケットを送信するＰＣＩ ｅｘｐｒｅｓｓコンポーネントと接続する性能モニタ回路及びそのモニタ方法である。 - 特許庁 - A bus keeper circuit 28 sets the PAD node 25 into the H level or L level of the output buffer 22 when the output buffer 22 is set into the high impedance mode, and the bus keeper circuit 28 is invalidated when the output data buffer 22 is set into the output mode.
バスキーパ回路２８は、出力バッファ２２にてハイインピーダンスモードになったときにはＰＡＤノード２５を出力バッファ２２のＨレベル又はＬレベルに設定し、かつ出力バッファ２２が出力モードになったときには無効化される。 - 特許庁 - The polygon is image-rendered in a frame buffer unless a Z value larger than a Z value of the polygon is registered in a Z-buffer, and only if the current α value is larger than the written threshold, the Z value of the polygon is written into the Z-buffer.
ここで、当該ポリゴンのＺ値よりも大きなＺ値がＺバッファに登録されてなければ、当該ポリゴンをフレームバッファに画像を描画するが、現α値が書込閾値より大きいときのみ、当該ポリゴンのＺ値をＺバッファに書き込む。 - 特許庁 - The mounting structure 57 has a buffer member 58 interposed between the bottom 24 and the top 56; a first fixing member 59 mounting the buffer member 58 to the bottom 24; and a second fixing member 60 mounting the buffer member 58 to the top 56.
取付構造５７は、底面２４および天面５６間に介在する緩衝部材５８と、緩衝部材５８を底面２４に取り付ける第１の固定部材５９と、緩衝部材５８を天面５６に取り付ける第２の固定部材６０とを有する。 - 特許庁 - The trace fetching means 111 writes stored data into a secondary storage device 2 by a trace writing means 13 and switches an inner buffer to a different buffer, when stored data in the inner buffer 152 exceeds prescribed quantity.
このとき、トレース採取手段１１１は、内部バッファ１５２の格納済みデータが一定量を越えた場合には、トレース書き込み手段１３ににより、格納済みデータを二次記憶装置２へ書き込むとともに、内部バッファを別のバッファに切り替える。 - 特許庁 - Then, processing (b1) for reading sectors #1 to #3 for the buffer size from the transfer source file in the buffer, and for writing the data of the buffer in the #11 and #12 of the transfer destination file is repeated until the transfer of the data of the transfer source file to the transfer destination file is completed (b2).
そして、転送元ファイルからバッファサイズ分の＃１〜＃３のセクタをバッファにリードし、バッファのデータを転送先ファイルの＃１１と＃１２にライトする（ｂ１）処理を、転送元ファイルのデータの転送先ファイルへの転送が完了するまで繰り返す（ｂ２）。 - 特許庁 - A buffer monitoring part 27 monitors a data amount temporarily stored in the flow control buffer 23 and makes a PAUSE packet generating part 38 generate a PAUSE packet for stopping a data output of the buffer part 21 when the data amount becomes a prescribed threshold or more.
バッファ監視部２７は、フロー制御バッファ２３に一時的に保存されるデータ量を監視し、所定の閾値以上になったときに、バッファ部２１のデータ出力を停止させるＰＡＵＳＥパケットをＰＡＵＳＥパケット生成部３８に生成させる。 - 特許庁 - A light receiving unit 40 initializes a read region range of an imaging section 45 or a timing generator, then fetches a frame image from the imaging section 45 into a capture image frame buffer 46, stores the fetched image in a plane designated by a buffer pointer n, and updates the buffer pointer.
受光ユニット４０は、撮像部４５の読み出し領域範囲やタイミングジェネレータを初期化した後、撮像部４５からのフレーム画像をキャプチャ画像フレームバッファ４６に取り込み、バッファポインタｎで指定されたプレーンに格納し、バッファポインタを更新する。 - 特許庁 - A recessed part 9a is provided in an upper surface of a buffer member 9, and a protruded part 14 capable of engaging with the recessed part 9a of the buffer member 9 is provided in a front cap 13, part of the front cap 13 is interposed between the buffer member 9 and a grip 7.
緩衝部材９の上面に凹部９ａを設けると共に、フロントキャップ１３に緩衝部材９の凹部９ａと係合可能な凸部１４を設け、フロントキャップ１３の一部を緩衝部材９とグリップ７との間に介在させた。 - 特許庁 - A boss 10 extended downward from the leg part 6 of the recording and reproducing device is fitted to the hole 14 with a step of a buffer member 5, and the buffer member 5 is screwed to the boss 10 and fixed to a chassis 8 by utilizing elastic deformation of the buffer member 5.
記録再生装置の脚部６から下方へ延びたボス１０を緩衝部材５の段付き穴１４に嵌入し、上記ボス１０に緩衝部材５をネジ止めすると共に緩衝部材５の弾性変形を利用してシャーシ８に固定する。 - 特許庁 - In the buffer material, a gap is provided between a corner backplate of a product and a corner backplate of a box, and both the plates are formed as an L-shaped buffer material supported by a bent piece, in which a reinforcing plate is disposed on the bottom side of the buffer material.
製品の角面当板と箱の角面当板はその間に空隙をもち、且つ、両板間は折曲げ片を以て支えられたＬ字の緩衝材として構成され、それがまたその底側に補強盤を配したものとして構成される。 - 特許庁 - A dispensation section 2 is commonly provided and injects the separation buffer liquid and the sample into the cataphoresis channel of microchips, and the separation buffer liquid injected to one end of the cataphoresis channel is filled into the cataphoresis channel by a separation buffer filling/discharging section 16.
分注部２は共通に設けられて分離バッファ液と試料をマイクロチップの電気泳動流路に注入し、電気泳動流路の一端に注入された分離バッファ液は分離バッファ充填・排出部１６により電気泳動流路に充填される。 - 特許庁 - An ultrasonic sensor 10 has a vibrator 11 for which transmit and receives ultrasonic waves and formed into a substantially circular columnar shape, a buffer member 12 covering the side face part of the vibrator 11, and a housing 14 arranged around the buffer member 12 and storing the buffer member 12.
超音波センサ１０は、超音波を受発信し略円柱形状で成る振動子１１と、該振動子１１の側面部を覆う緩衝材１２と、該緩衝材１２の周囲に配置し該緩衝材１２を収納したハウジング１４と、を有する。 - 特許庁 - A buffer circuits 43 and a buffer circuit 53 in the second gate driver 500 are arranged zigzag on the left and right sides of the display section 600 and inverter circuits in the respective buffer circuits are connected in series in the direction where source bus lines extend.
第１のゲートドライバ４００内のバッファ回路４３と第２のゲートドライバ５００内のバッファ回路５３とを表示部６００の左右に千鳥配置し、各バッファ回路内のインバータ回路をソースバスラインの延びる方向に直列に接続する。 - 特許庁 - To obtain the output buffer circuit which enables a stable test to be conducted without being affected by delay caused by additional capacitor a connected tester side by increasing the driving capability of an output buffer having low driving capacity when the output buffer circuit is tested.
弱いドライブ能力の出力バッファ回路のテスト時に、出力バッファのドライブ能力を高くすることで、接続されたテスタ側の付加容量による遅延などの影響を受けることなく、安定なテストが行える出力バッファ回路を得る。 - 特許庁 - This data transfer controller is configured to secure a plurality of pipe areas in a packet buffer 100, and provided with a buffer controller 80 which performs the access control of the packet buffer 100 and a transfer controller 40 which controls data transfer between the pipe areas and an end point.
データ転送制御装置は、複数のパイプ領域をパケットバッファ１００に確保し、パケットバッファ１００のアクセス制御を行うバッファコントローラ８０と、パイプ領域とエンドポイントとの間でのデータ転送を制御する転送コントローラ４０を含む。 - 特許庁 - A dedicated circuit 102 for encryption, decryption and message authentication and the second data buffer 102B are directly connected via a local bus 104 and connection destinations of input/output of the first data buffer 101B and the second data buffer 102B can be replaced.
暗復号・メッセージ認証専用回路１０２と第２のデータバッファ１０２Ｂがローカルバス１０４を介して直接に接続され、第１のデータバッファ１０１Ｂと第２のデータバッファ１０２Ｂの入出力の接続先が入れ替え可能に構成されている。 - 特許庁 - The multiplexer comprises a signal input output section, a data storage section, a control section, and received data processing section, and is provided with an input buffer and an output buffer, a data buffer, a multiplexing control section, a data reception section, a data analysis section, and a data conversion section.
本発明の多重化装置は信号入出力部、データ保存部、制御部、受信データ処理部からなり、入力バッファと出力バッファ、データバッファ、多重化制御部、データ受信部とデータ解析部とデータ変換部とを備えている。 - 特許庁 - The data modifying device modifies the amount of broadcasting data recorded in the ring buffer 31 for time shift, and the data modifying device reduces the amount of broadcasting data recorded in the ring buffer 31 for time shift, according to the use state of the ring buffer 31 for time shift.
タイムシフト用リングバッファ31に記録された放送データのデータ量を変更するデータ変更装置であり、タイムシフト用リングバッファ31の使用状態に応じて、当該タイムシフト用リングバッファ31に記録された放送データのデータ量を低減する。 - 特許庁
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