「clock method」を含む例文一覧(2286)
＜前へ 1 2 .... 23 24 25 26 27 28 29 30 31 .... 45 46 次へ＞- COMMUNICATION DEVICE OF CRYSTAL-LESS OSCILLATOR, AND SELF-CALIBRATED EMBEDDED VIRTUAL CRYSTAL CLOCK OUTPUT METHOD
無石英発振器の通信装置と自動校正する嵌入式バーチャル水晶クロック出力方法 - 特許庁 - POINTER ORIGIN DETECTING DEVICE OF ONBOARD ANALOG RADIO CLOCK AND ITS POINTER ORIGIN DETECTING METHOD
車載用アナログ電波時計の指針原点検出装置及びその指針原点検出方法 - 特許庁 - SYSTEM AND METHOD FOR ADJUSTING DELAY QUANTITY OF SAMPLING CLOCK OF VIDEO SIGNAL AND RECORDING MEDIUM
映像信号のサンプリングクロックのディレイ量調整システム、ディレイ量調整方法および記録媒体 - 特許庁 - This method and device is characterized by that delay of a clock tree is virtually given in the case of time-driven layout.
タイミングドリブンレイアウト時に仮想的にクロックツリーの遅延を与えてやることを特徴とする。 - 特許庁 - IMAGE PROCESSING DEVICE, IMAGE DISPLAY DEVICE, ELECTRONIC EQUIPMENT, CLOCK, IMAGE PROCESSING METHOD, PROGRAM AND RECORDING MEDIUM
画像処理装置、画像表示装置、電子機器、時計、画像処理方法、プログラムおよび記録媒体 - 特許庁 - LIGHT SIGNAL REPRODUCING METHOD AND APPARATUS, NRZ TO RZ CONVERTING APPARATUS, AND CLOCK REPRODUCING APPARATUS
光信号再生方法及び装置、ＮＲＺ／ＲＺ変換装置並びにクロック再生装置 - 特許庁 - This circuit and method are applicable even when a PLL is used as the clock extracting circuit.
従って、クロック抽出回路としてＰＬＬを使用した場合にも適用することができる。 - 特許庁 - MEMORY CONTROL INTEGRATED CIRCUIT, MEMORY CARD, MEMORY DEVICE, INFORMATION PROCESSOR, CLOCK SETTING METHOD AND RECORDING MEDIUM
メモリ制御集積回路、メモリカード、メモリ装置、情報処理装置、クロック設定方法、記録媒体 - 特許庁 - METHOD OF GENERATING INTERNAL CLOCK FOR SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME
半導体メモリ装置の内部クロック生成方法及びこれを利用した半導体メモリ装置 - 特許庁 - COMPUTER SYSTEM HAVING CLOCK-DOWN FUNCTION AND METHOD FOR ADJUSTING OPERATING FREQUENCY OF THE SAME COMPUTER SYSTEM
クロックダウン機能を有するコンピュータシステム及びコンピュータシステムの動作周波数を調整する方法 - 特許庁 - ULTRA-LOW POWER CONSUMPTION COMMUNICATION MODULE USING CLOCK, COMMUNICATION SYSTEM, ITS POWER CONSUMPTION REDUCTION METHOD
時計を用いた超低消費電力通信モジュール、通信システム、その消費電力削減方法 - 特許庁 - EMULATION DEVICE, SYSTEM AND METHOD WITH DISTRIBUTED CONTROL OF TEST INTERFACE IN CLOCK DOMAIN
クロックドメインにおける試験インターフェースの分散制御を備えるエミュレーション装置、システムおよび方法 - 特許庁 - To provide distribution system and method for a clock signal that has reduced skew, jitter, etc.
スキューおよびジッター等が低減されたクロック信号の分配システムおよび方法を提供する。 - 特許庁 - METHOD OF CLOCK SYNCHRONIZATION FOR SDH NETWORK SERVICE AT THE TIME OF MIXTURE OF SDH NETWORK AND RELAY NETWORK
ＳＤＨ網と中継網の混在時におけるＳＤＨ網サービスのクロック同期方式 - 特許庁 - POSITIVE ELECTRODE JUNCTION DEVICE, PACKAGE MANUFACTURING METHOD, PIEZOELECTRIC VIBRATOR, OSCILLATOR, ELECTRONIC APPARATUS, AND RADIO CONTROLLED CLOCK
陽極接合装置、パッケージ製造方法、圧電振動子、発振器、電子機器および電波時計 - 特許庁 - ADAPTIVE VOLTAGE SCALING CLOCK GENERATOR FOR USE IN DIGITAL PROCESSING COMPONENT AND METHOD OF OPERATING THE SAME
デジタル処理コンポーネント内で使用する適応電圧スケーリングクロック発生器およびその操作方法 - 特許庁 - DECORATIVE PLATE, ITS MANUFACTURING METHOD AND DECORATED ITEM AND CLOCK WHICH UTILIZE THE DECORATIVE PLATE
装飾板、および、その製造方法、ならびに、この装飾板を利用する装飾品および時計 - 特許庁 - MANUFACTURING METHOD OF AIR TIGHT TERMINAL, AIR TIGHT TERMINAL, PIEZOELECTRIC OSCILLATOR, OSCILLATOR, ELECTRONIC DEVICE, AND RADIO-CONTROLLED CLOCK
気密端子の製造方法、気密端子、圧電振動子、発振器、電子機器及び電波時計 - 特許庁 - To provide a design method for a semiconductor integrated circuit capable of easily preparing a clock tree.
容易にクロック木を作成できるような半導体集積回路の設計方法を提供する。 - 特許庁 - DIGITAL VCO, VCO CIRCUIT, PLL CIRCUIT, INFORMATION RECORDING DEVICE AND SYNCHRONIZING CLOCK SIGNAL GENERATING METHOD
ディジタルＶＣＯ、ＶＣＯ回路、ＰＬＬ回路、情報記録装置及び同期クロック信号生成方法 - 特許庁 - DELAY-LOCKED LOOP FOR CONTROLLING DELAY TIME USING SHIFTER AND ADDER, AND CLOCK DELAYING METHOD
シフタ及び加算器を利用して遅延時間を調節する遅延固定ループ及びクロック遅延方法 - 特許庁 - PIEZOELECTRIC VIBRATOR AND MANUFACTURING METHOD THEREOF, OSCILLATOR, REAL-TIME CLOCK, AND RADIO-CONTROLLED TIMEPIECE RECEPTION MODULE
圧電振動子およびその製造方法、発振器、リアルタイムクロック、並びに、電波時計受信モジュール - 特許庁 - METHOD FOR MANUFACTURING PACKAGE, PACKAGE, ELECTRONIC DEVICE, PIEZOELECTRIC VIBRATOR, OSCILLATOR, ELECTRONIC APPARATUS AND RADIO-CONTROLLED CLOCK
パッケージの製造方法、パッケージ、電子デバイス、圧電振動子、発振器、電子機器及び電波時計 - 特許庁 - METHOD AND DEVICE FOR PERFORMING CLOCK COMBINATION BY USING UNIVERSAL SERIAL BUS DOWNSTREAM RECEPTION SIGNAL
ユニバーサルシリアルバスダウンストリーム受信信号を使用してクロック合成を行うための方法及び装置 - 特許庁 - To provide a burst mode receiver resistant to noise, its clock signal and a data restoring method.
ノイズに強いバーストモード受信装置とそのクロック信号及びデータ復元方法を提供する。 - 特許庁 - CRYSTAL DEVICE, MANUFACTURING METHOD OF THE CRYSTAL DEVICE, PIEZOELECTRIC TRANSDUCER, OSCILLATOR, ELECTRONIC APPARATUS, AND ATOMIC CLOCK
水晶デバイス、水晶デバイスの製造方法、圧電振動子、発振器、電子機器、及び電波時計 - 特許庁 - FRAME PULSE TRANSMISSION CIRCUIT, DEVICE CLOCK SUPPLYING CIRCUIT, DATA TRANSMISSION DEVICE AND FRAME PULSE SUPPLYING METHOD
フレームパルス送出回路、装置クロック供給回路、データ伝送装置およびフレームパルス供給方法 - 特許庁 - DRIVING METHOD OF PIEZOELECTRIC ACTUATOR, DRIVE CONTROL CIRCUIT OF PIEZOELECTRIC ACTUATOR, CLOCK AND PORTABLE ELECTRONIC APPARATUS
圧電アクチュエータの駆動方法、圧電アクチュエータ駆動制御回路、時計および携帯型電子機器 - 特許庁 - MANUFACTURING METHOD OF PIEZOELECTRIC VIBRATION PIECE, PIEZOELECTRIC VIBRATION PIECE, PIEZOELECTRIC VIBRATOR, OSCILLATOR, ELECTRONIC APPARATUS, AND ELECTRIC WAVE CLOCK
圧電振動片の製造方法、圧電振動片、圧電振動子、発振器、電子機器、および電波時計 - 特許庁 - MANUFACTURING METHOD FOR PIEZOELECTRIC VIBRATION PIECE, PIEZOELECTRIC VIBRATION PIECE, PIEZOELECTRIC TRANSDUCER, OSCILLATOR, ELECTRONIC APPARATUS, AND WAVE CLOCK
圧電振動片の製造方法、圧電振動片、圧電振動子、発振器、電子機器及び電波時計 - 特許庁 - GATED CLOCK CELL, SCAN TEST CONTROL CIRCUIT, AND METHOD FOR DESIGNING RTL LEVEL OF SCAN TEST CONTROL CIRCUIT
ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のＲＴＬレベルの設計方法 - 特許庁 - WIRING LAYOUT SYSTEM FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND DESIGN METHOD FOR CLOCK WIRING AND RECORDING MEDIUM
半導体集積回路の配線レイアウトシステム、クロック配線の設計方法および記録媒体 - 特許庁 - PIEZOELECTRIC VIBRATING PIECE MANUFACTURING METHOD, WAFER, PIEZOELECTRIC VIBRATOR, OSCILLATOR, ELECTRONIC EQUIPMENT, AND RADIO-CONTROLLED CLOCK
圧電振動片の製造方法、並びにウエハ、圧電振動子、発振器、電子機器、および電波時計 - 特許庁 - To provide a method for transferring a reference clock signal from a central station to a line terminal.
中央局からライン端末に基準クロック信号を移送する方法を提供すること。 - 特許庁 - METHOD FOR ADJUSTING PULSE REPETITION FREQUENCY OF CLOCK MODULE USING FUSE CUTTABLE WITH LASER
レ—ザで切断できるヒュ—ズを用いて、時計モジュ—ルのパルス繰返し周波数を調整する方法 - 特許庁 - To provide a clock restoration circuit and a method, and to provide a high-speed data sending/receiving circuit that uses this.
クロック復元回路及び方法とこれを用いた高速データ送受信回路を提供する。 - 特許庁 - METHOD FOR DRIVING DISPLAY OF LIQUID CRYSTAL PANEL, LIQUID CRYSTAL DISPLAY DEVICE, AND CLOCK AND ELECTRONIC EQUIPMENT
液晶パネルの表示駆動方法及び液晶表示装置並びに時計及び電子機器 - 特許庁 - To provide a method of transmitting information relating to the clock of the source of a sending part.
本発明は、送信部のソースのクロックに関連する時間情報を送信する方法に関する。 - 特許庁 - The method includes computing a TOD clock offset value (d) to be added to a physical clock value (Tr) to obtain a logical TOD clock value (Tb), where the logical TOD clock value is adjustable without adjusting a stepping rate of the oscillator.
この方法には、論理ＴＯＤクロック値（Ｔｂ）を取得するために物理クロック値（Ｔｒ）値に追加されることになるＴＯＤクロック・オフセット値（ｄ）を算出するステップが含まれ、論理ＴＯＤクロック値は発振器のステッピング・レートを調整せずに調整することができる。 - 特許庁 - To provide a bit rate estimation method and a clock frequency estimation method for suppressing frequency variations caused by packetizing of transmission data and to provide a data receiving apparatus for performing the bit rate estimation method and/or the clock frequency estimate method.
送信データのパケット化に基づき発生する周波数変動を抑制するビットレート推定方法及びクロック周波数推定方法と、該ビットレート推定方法及び／又はクロック周波数推定方法を実行するデータ受信装置を提供する。 - 特許庁 - To provide a master clock device, for synchronizing the clocking of a slave clock by a master clock with kinds of synchronization method, namely a time signal and a timecode signal, via an existing signal line, and selecting a plurality of types of slave clocks on the signal line, and easily synchronizing the clocking of the salve clock with that of the master clock, even if they differ.
本発明は、親時計が既存の信号線を介して２種類の同期方法、時報信号とタイムコード信号、により子時計の計時を同期させて、信号線上に子時計の種類を複数選択でき、かつ、子時計の計時が親時計のそれと異なっても容易に同期させることができる親子時計装置を提供する。 - 特許庁 - To provide a delay analysis method of an integrated circuit that enables finding of delay condition violation expressing after clock tree synthesis during delay analysis in an ideal clock mode before clock tree synthesis, and enables reduction of the design man-hour when the delay condition violation expressing after clock tree synthesis is included in design data before the clock tree synthesis.
クロックツリー合成前の理想クロックモードでの遅延解析時に、クロックツリー合成後に発現する遅延条件違反を発見できるようにし、クロックツリー合成前の設計データにクロックツリー合成後に発現する遅延条件違反が含まれている場合の設計工数を低減化できるようにした集積回路の遅延解析方法を提供する。 - 特許庁 - To provide an image forming device and method, and an image reader and method that provide no effect due to fluctuations in a clock frequency even when adopting a dithering clock.
ディザリング・クロックを適用した場合であっても、クロック周波数の変動による影響を与えることのない画像形成装置および方法ならびに画像読み取り装置および方法を提供する。 - 特許庁 - To provide a snoozing method and alarm clock capable of preventing the waste lighting of an illumination and allowing a person to grasp the elapsed time from alarm start without watching the clock.
無用な照明の点灯を防ぎ、時刻を見ることなくアラーム開始からの経過時間を把握可能としたスヌーズ方式及び目覚し時計を提供することにある。 - 特許庁 - To provide a horizontal synchronization clock generator and a horizontal synchronization clock generating method that can control a response speed in detail in response to a jitter quantity of a horizontal synchronizing signal.
水平同期信号のジッタ量に応じてきめ細かく応答速度を制御可能とした水平同期クロック生成装置及び水平同期クロック生成方法を提供する。 - 特許庁 - To provide a method of control for a delay locked loop which generates a stable clock, a semiconductor device including the delay locked loop and a system which is operated by the clock synchronization.
安定したクロックを発生するディレイロックドループ、当該ディレイロックドループを含む半導体装置およびクロック同期により動作するシステムのための制御方法を提供する。 - 特許庁 - To reduce the situation of the entire system failing due to a failure of a clock source in a clock supply method and an information processing apparatus.
クロック供給方法及び情報処理装置において、クロック源の故障によりシステム全体がダウンしてしまう状況を減少可能とすることを目的とする。 - 特許庁 - To provide an information recording and reproducing method and a device capable of lowering an error correction clock frequency and expanding a degree to freely select a clock frequency.
エラー訂正処理のクロック周波数が下げられ、クロック周波数選択の自由度を広げることが可能な情報記録再生方法及び装置を提供する。 - 特許庁 - This method assures whether the center of each output pulse always appears at a position meeting a nominal clock or at a position with a fixed delay relative to the nominal clock.
各出力パルスのセンターが常に公称クロックに合せた位置で現れるか、公称クロックに対して一定の遅延にある位置で現れることを確定する方法である。 - 特許庁 - To provide a method for generating a clock signal by a controllable phase offset with improved phase error of a multiphase clock signal generated in two connected LCVCOs.
２つの結合されたＬＣＶＣＯにおいて生じる多相クロック信号の位相誤差を改善し、制御可能な位相オフセットでクロック信号を生成する方法を提供する。 - 特許庁
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