「control memory」を含む例文一覧(13720)
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メモリアレイからデータを読み出す際には、入出力制御回路ＣＫＴ、スイッチＳＷＲを介してメモリアレイの両側から読み出される。 - 特許庁 - A nonvolatile semiconductor memory device includes word line conducting layers 31a to 31d which function as the control electrode of a memory transistor MTr.
不揮発性半導体記憶装置は、メモリトランジスタＭＴｒの制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。 - 特許庁 - To provide a storage device control apparatus capable of securing sufficient reliability when a serial interface is formed between a memory controller and memory modules.
メモリコントローラとメモリモジュールとの間をシリアルインターフェースとした場合でも十分な信頼性を確保できる記憶デバイス制御装置を提案する。 - 特許庁 - The refresh control circuit supplies a refresh signal to at least one memory core, and operates a memory core for the prescribed period as a refresh core.
リフレッシュ制御回路は、リフレッシュ信号をメモリコアの少なくとも１つに供給し、メモリコアをリフレッシュコアとして所定の期間動作させる。 - 特許庁 - SERVO CONTROL SYSTEM, SERVO WRITE HEAD, SERVO PATTERN WRITE APPARATUS, MAGNETIC MEMORY MEDIUM, AND METHOD FOR GENERATING SERVO PATTERN ON MAGNETIC MEMORY MEDIUM
サーボ制御システム、サーボ書込みヘッド、サーボ・パターン書込み装置、磁気記憶媒体、及びサーボ・パターンを磁気記憶媒体上に生じさせる方法 - 特許庁 - The semiconductor storage device has a memory array 3, a data register 5 which performs data I/O between the above memory array, and control circuits 6, 7, 12, 14, 16, and 18.
メモリアレイ３と、前記メモリアレイとの間でデータの入出力を行うデータレジスタ５と、制御回路６，７，１２，１４，１６，１８とを有する。 - 特許庁 - This control dramatically reduces the number of page mistakes occurring in the frame memory in comparison with a case in which respective modules access the frame memory in parallel.
この制御により、各モジュールが並列にフレームメモリへアクセスする場合と比較して、劇的にフレームメモリで発生するページミスが減少する。 - 特許庁 - The reading/writing control section performs controlling of alternately switching between the readable line memory and the writable line memory in the two line memories.
読出書込制御部は２つのラインメモリの中から読み出し可能なラインメモリと書き込み可能なラインメモリとを交互に切り換える制御する。 - 特許庁 - A control gate electrode CG and a memory gate electrode MG constituting the nonvolatile memory are juxtapositionally arranged on the upper part of a semiconductor substrate 1.
半導体基板１の上部に不揮発性メモリを構成する制御ゲート電極ＣＧとメモリゲート電極ＭＧが並んで配置されている。 - 特許庁 - The packet buffer FIFO memory device performs writing and reading of packet data to be sequentially supplied in and from a memory under FIFO control.
順次供給されるパケットデータについてメモリへの書き込み及びメモリからの読み出しをFIFO制御の下で行うパケットバッファFIFOメモリ装置である。 - 特許庁 - To provide a semiconductor memory device and a semiconductor integrated circuit device capable of simplifying the memory control while securing the sufficient refresh function.
十分なリフレッシュ機能を確保しつつ、メモリ制御の簡素化を図りうる半導体記憶装置及び半導体集積回路装置を提供する。 - 特許庁 - To put a system into sleep state without complicated software processing in the memory control system having an interface of volatile semiconductor memory.
揮発性半導体メモリのインタフェースを有するメモリ制御システムにおいて、複雑なソフトウエア処理をすることなくシステムをスリープ状態にする。 - 特許庁 - The memory control section 20 selects code data to be corrected stored in a memory 14 and recovers the selected code data in the LUT of a decoder 16.
メモリ制御部２０はメモリ１４に保存された補正すべきコードデータを選択し、選択されたコードデータをデコーダ１６のＬＵＴで復元する。 - 特許庁 - To provide a memory control method and a device for it reducing a waiting time caused by memory access for the speedup of processing by a central processing unit.
メモリアクセスによる待ち時間を削減することで中央処理装置の処理を高速化するメモリ制御方法及び装置を提供する。 - 特許庁 - A non-volatile semiconductor memory device has a plurality of memory cells M111-M1nm, a sector selecting circuit 8, a writing/erasure control circuit 9 and well circuits 10, 11.
複数のメモリセルＭ１１１〜Ｍ１ｎｍと、セクタ選択回路８と、書込／消去制御回路９と、ウエル回路１０、１１とを有している。 - 特許庁 - To provide a semiconductor device and its control method in which a part of a region of a memory cell array can be erased in a flash memory.
フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。 - 特許庁 - To provide a control method for a memory system, allowing reduction of a writing time to suppress reduction of writing performance of a memory card.
書き込み時間を短縮することが可能であり、メモリカードの書き込み性能の低下を抑制可能なメモリシステムの制御方法を提供する。 - 特許庁 - When the memory control circuit 150 receives an access request to the option DRAM 162, the memory control circuit 150 issues a command for b times access to the option DRAM 162 to access the option DRAM 162, and when the memory control circuit 150 receives an access request to the standard DRAM 161, the memory control circuit 150 issues a command for a×b times access to the standard DRAM 161 to access the standard DRAM 161.
メモリー制御回路１５０は、オプションＤＲＡＭ１６２へのアクセス要求を受け付けると、オプションＤＲＡＭ１６２にｂ回アクセスするためのコマンドを発行して、オプションＤＲＡＭ１６２にアクセスし、標準ＤＲＡＭ１６１へのアクセス要求を受け付けると、標準ＤＲＡＭ１６１にａ×ｂ回アクセスするためのコマンドを発行して、標準ＤＲＡＭ１６１にアクセスする。 - 特許庁 - This numerical control device 100 for interpolating several connectable control shafts 170 is provided with a control shaft information memory means 150 for storing the control shaft information related to the control shafts and an interpolation control cycle setting means for setting an interpolation control cycle as an interval of the interpolation in response to the control shaft on the basis of the control shaft information read from the control shaft information memory means.
接続可能な複数の制御軸（１７０）に対して補間処理を行い得る数値制御装置（１００）において、制御軸に関する制御軸情報を記憶する制御軸情報記憶手段（１５０）と、制御軸情報記憶手段から読込んだ制御軸情報に基づき制御軸に応じて補間処理の間隔である補間制御周期を設定する補間制御周期設定手段とを備えることを特徴とする数値制御装置。 - 特許庁 - A control setting obtained by one of a plurality of operating sections 1 and 2 is stored in a setting memory section 5 in a control section 6, and even when another operating section set in a plurality of operating sections is operated, it is controlled by the control setting stored in the setting memory section 5 in the control section 6.
複数の操作部１，２の内、1つの操作部による制御設定値を制御部６内の設定値記憶部５に記憶し、複数設置された別の操作部を操作しても制御部６の設定値記憶部５に記憶された制御設定値で制御する。 - 特許庁 - In the nonvolatile memory 100, a rewriting control unit 120 executes a control flow comprising a plurality of divided control flows to control rewriting of a memory array 130 according to results of decoding a command input from the outside by a command decoding unit 110.
不揮発性メモリ１００において、コマンド解読部１１０が外部から入力されるコマンドを解読した結果により、書き換え制御部１２０は複数個の分割制御フローから構成される制御フローを実行し、メモリアレイ１３０の書き換えを制御する。 - 特許庁 - The third flip-flop 33 interposed between the instruction memory 20 and the program counter control part 40 holds a sequence control instruction SI1 from the instruction memory 20, and outputs a previously input sequence control instruction SI3 to the program counter control part 40.
第３フリップフロップ３３は、インストラクションメモリ２０とプログラムカウンタ制御部４０との間に介在され、インストラクションメモリ２０からのシーケンス制御命令Ｓｌ１を保持すると共に、前回入力したシーケンス制御命令Ｓｌ３をプログラムカウンタ制御部４０に出力する。 - 特許庁 - Meanwhile, the control circuit applies a second voltage to the first wirings and the second wirings in a non-selected third memory cell array that shares the second wirings with the selected first memory cell array and in a non-selected memory cell array positioned farther than the third memory cell array when viewed from the first memory cell array.
一方、選択された第１のメモリセルアレイと第２配線を共有する非選択の第３のメモリセルアレイ、及び前記第１のメモリセルアレイから見て前記第３のメモリセルアレイよりも遠い側にある非選択のメモリセルアレイにおいて、第１配線及び第２配線に第２の電位を与える。 - 特許庁 - In order that constraints by capacity are eliminated at failure separation of memory, control and data lines are arranged between the memory controllers to allow the memory controllers to access memory not through the data buses in the master system and slave system but apparently through the memory controllers.
メモリの故障分離が実施されるときには容量による制約を無くすために、メモリコントローラからメモリへのアクセスは主系、従系にあるデータバスを使用せず、メモリコントローラを見かけ上スルーして行なえるメモリコントローラ間の制御、データラインを設けたことを特徴としている。 - 特許庁 - The nonvolatile semiconductor storage device is equipped with; a memory cell array 6 which stores data in a nonvolatile manner according to a difference of storage information between memory cells in a memory cell pair which is composed of two memory cells; and a write control section 1 which writes data to the memory cell array 6.
本発明の不揮発性半導体記憶装置は、２つのメモリセルから成るメモリセル対でのメモリセル間の記憶情報の差によってデータを不揮発的に記憶するメモリセルアレイ６と、当該メモリセルアレイ６に対してデータの書き込むを行う書き込み制御部１とを備えている。 - 特許庁 - A control circuit applies a first voltage to the first wirings and the second wirings in a non-selected second memory cell array that shares the first wirings with the selected first memory cell array and in a non-selected memory cell array positioned farther than the second memory cell array when viewed from the first memory cell array.
制御回路は、選択された第１のメモリセルアレイと第１配線を共有する非選択の第２のメモリセルアレイ、及び第１のメモリセルアレイから見て第２のメモリセルアレイよりも遠い側にある非選択のメモリセルアレイにおいて、第１配線及び第２配線に第１の電位を与える。 - 特許庁 - In sequential conversion control, signals of a direct system and an interpolation system are switched alternately and read from a first memory, being a mass image memory storing a plurality of image signals of the direct and interpolation systems to be held in a second memory 3 being a buffer memory (memory for double-speed conversion) for reading.
順次変換制御にて、複数の直接系，補間系の画像信号を格納している大容量画像メモリである第１のメモリ1から直接系，補間系の信号を交互に切り替えて読み出し、読出し用バッファメモリ（倍速変換用メモリ）である第２のメモリ3に保持する。 - 特許庁 - The memory test circuit is arranged in an on-chip-memory and performs a high speed test of the on-chip-memory, and is provided with two dummy memory cells in which a high level and a low level are stored previously, and a control circuit controlling an operation of reading of respective data from two dummy memory cells at the high speed test.
メモリテスト回路は、オンチップメモリ内に配置され、オンチップメモリの高速テストを行うもので、各々ハイレベルおよびローレベルがあらかじめ記憶された２つのダミーメモリセルと、高速テスト時に、２つのダミーメモリセルから各々データのリードを行うことを制御する制御回路とを備えている。 - 特許庁 - Whether a data subsystem is to be operated as a cache memory or as a scratchpad memory in which line fetch from an external memory is suppressed is determined, and a control bit is programmed so that the data subsystem can be operated as either the cache memory or the scratchpad memory depending on the determination result.
データサブシステムをキャッシュメモリとして作動すべきか、または外部メモリからのラインフェッチを抑制するスクラッチパッドメモリとして作動すべきかを判断し、前記判断に応じて前記データサブベースをキャッシュメモリまたはスクラッチパッドメモリのいずれかとして作動させるよう、制御ビットをプログラムする。 - 特許庁 - This vehicle is provided with a hand-writing decision memory device 12, a fingerprint decision memory device 13, a voiceprint decision memory device 14 determining voiceprints other than that of an owner so as to store them, and with a door lock control device 15 controlling the handwriting decision memory device 12 and the fingerprint decision memory device 13 so as to secure the security.
車両側に、筆跡判定記憶装置12、指紋判定記憶装置13、所有者以外の声紋を判定記憶する声紋判定記憶装置14、筆跡判定記憶装置12と指紋判定記憶装置13がドアを制御するドアロック制御装置15を備え、セキュリティを確保する。 - 特許庁 - To easily edit a memory card by a PC when outputting an image recorded in the memory card by a digital camera or the like by inserting the memory card into a memory card reader provided in a device having the memory card reader, reading the image by a control part in a printer and printing the image.
デジカメ等でメモリカードに記録した画像を出力する場合、メモリカードリーダを具備する装置に備わっているメモリカードリーダにメモリカードを挿入し、プリンタ内の制御部で画像を読み出し、印字する場合、ＰＣからメモリカードの編集を行うことができ、しかも、その操作が容易であるようにする。 - 特許庁 - When the memory card 2 is removed from a memory slot MS, and then the memory card 2 is mounted in a memory slot 9 of the printer 3 configured as a simplex configuration, the image data file stored in the memory card 2 is read, and directly printed by a printing part 7 under the control of a CPU 4.
そして、メモリスロットＭＳからメモリカード２を外した後、単体構成されるプリンタ３のメモリスロット９にメモリカード２を装着すると、該メモリカード２保存されている画像データファイルを読み出して印刷部７でダイレクト印刷させるようにＣＰＵ４が制御する構成を特徴とする。 - 特許庁 - The data transfer control unit 30 controls transfer of the image data from the first memory 22 to the second memory 24, as well as controls transfer of image data, after image processing on the image data written in the second memory 24, from the second memory 24 to the first memory 22.
データ転送制御部３０が、第１のメモリ２２から第２のメモリ２４への画像データの転送制御を行うと共に、第２のメモリ２４に書き込まれた画像データに対する画像処理後の画像データを、第２のメモリ２４から第１のメモリ２２に転送する制御を行う。 - 特許庁 - An intermesh memory element (500) comprises a plurality of memory components (204) having decidable resistance values, and a plurality of electronic switches (206) which control currents flowing in the memory components and each of which gives potential to one memory component or a plurality of the memory components.
インターメッシュ・メモリ素子（５００）は、決定可能な抵抗値を有するようにそれぞれ構成された複数のメモリ・コンポーネント（２０４）と、メモリ・コンポーネント内を流れる電流を制御して１つまたは複数のメモリ・コンポーネントに電位がかけられるようにそれぞれ構成された複数の電子スイッチ（２０６）とを含む。 - 特許庁 - This apparatus includes: a frame memory which has a 1st area where main image data are stored and a 2nd area wherein OSD data are stored; a display buffer memory which stores the main image data and OSD data read out of the frame memory; and a control part which controls access to the frame memory and display buffer memory.
主画像データを格納する第１の領域と、ＯＳＤデータを格納する第２の領域とを有するフレームメモリと、そこから読み出された主画像データとＯＳＤデータとを格納する表示バッファメモリと、フレームメモリと表示バッファメモリとにおけるアクセスを制御する制御部を含む。 - 特許庁 - To solve the problem that a memory access time increases since control synchronized with the clock of a transmission destination is required at the time of transmitting memory access signals between a CPU operated asynchronously with a memory and the memory in a device for accessing the memory from a plurality of the CPUs operated asynchronously with each other.
互いに非同期に動作する複数のＣＰＵからメモリアクセスを行う装置では、メモリと非同期に動作するＣＰＵとメモリの間のメモリアクセス信号の伝達を行うにあたり、伝達先のクロックに同期化させる制御が必要となるため、メモリアクセス時間が増加してしまう。 - 特許庁 - A memory device control apparatus includes a device information requesting part that requests device information with respect to a memory device, when recognizing that the memory device is connected to the memory device controlling apparatus; and an extension function activating part that activates an extension function of the memory device based on the device information acquired in the device information requesting part.
メモリデバイスが接続されたことを認識した時に、メモリデバイスに対してデバイス情報を要求するデバイス情報要求部と、デバイス情報要求部で取得したデバイス情報に基づき、メモリデバイスの拡張機能を有効化する拡張機能有効化部とを備えている。 - 特許庁 - When a CPU 10 starts memory access and a cache memory 40 is free, a memory control circuit 50 specifies a cache line of the cache memory 40 to be inspected and takes the data of the specified cache line out of the cache memory 40 to perform inspection.
ＣＰＵ１０によってメモリアクセスが開始され、キャッシュメモリ４０が空き状態にあるとき、メモリ制御回路５０により、キャッシュメモリ４０の検査すべきキャッシュラインを指定するとともに、指定したキャッシュラインのデータをキャッシュメモリ４０から取り出して検査を行うようにする。 - 特許庁 - An image forming apparatus 1 includes a volatile memory (RAM or the like) storing a plurality of data, a non-volatile memory for backup for the plurality of data (flash memory or the like), and control means for controlling the timing of writing the plurality of data stored in the volatile memory to the non-volatile memory.
画像形成装置１は、複数のデータを記憶する揮発性メモリ（ＲＡＭ等）と、当該複数のデータのバックアップ用の不揮発性メモリ（フラッシュメモリ等）と、揮発性メモリに記憶された複数のデータを不揮発性メモリへと書き込むタイミングを制御する制御手段とを備える。 - 特許庁 - To provide a cache memory system capable of reducing the overhead of memory access, improving the utilization efficiency of a memory, a CPU, an external device for supplying data to the memory and the like, and improving the performance of the entire system, and to provide a CPU core, and a cache memory control method.
本発明は、メモリアクセスのオーバーヘッドを削減すると共に、メモリやＣＰＵ、メモリにデータ供給する外部デバイス等の利用効率を上げ、システム全体の性能を向上させることの出来るキャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法を提供することを課題とする。 - 特許庁 - A memory 40 stores a plurality of control variables as a function of the output power and the frequency.
メモリ（４０）は、出力電力および周波数の関数として複数の制御値を格納する。 - 特許庁 - A control part 1 comprises a controlling computer 2 and the flash memory 7 for storing an operation program.
制御部１は、制御用のコンピュータ２と動作プログラムを記憶するフラッシュメモリ７を備えている。 - 特許庁 - To provide the automatic control method and the device of pulse width encountered in a Phase Transition Memory System.
相変化メモリ装置に印加されるパルス幅の自動制御方法及び装置を提供する。 - 特許庁 - DATA MEMORY, METHOD OF DETERMINING PARAMETERS, AND METHOD OF DETERMINING HEAD POSITION CONTROL SIGNAL VALUE
データ記憶装置、パラメータ決定方法及びそのヘッドの位置制御信号値を決定する方法 - 特許庁 - Data on the changes in the speed of the intermediate transfer belt 8 are transmitted to a control section and stored in a memory.
中間転写ベルト８の速度変動のデータは、制御部に送られてメモリに記憶される。 - 特許庁 - IMAGE DISPLAY DEVICE HAVING MEMORY PROPERTY, DRIVING CONTROL DEVICE AND DRIVING METHOD TO BE USED FOR THE SAME
メモリ性を有する画像表示装置、該装置に用いられる駆動制御装置及び駆動方法 - 特許庁 - A memory stores a plurality of process models 112 corresponding to an available control form in an industrial process.
メモリは、工業プロセスで可能な制御形態に対応した複数のプロセスモデル112を記憶する。 - 特許庁 - PRINTER AND ITS CONTROL METHOD, AND CONSUMPTION COMPONENT WITH MEMORY LOADED ON PRINTER
印刷装置及びその制御方法、並びに印刷装置に装着されるメモリを有する消耗部品 - 特許庁 - Then, the memory control device accesses the communal ROM by the converted address information.
そして、メモリ制御装置は、変換したアドレス情報で上記共有ＲＯＭへのアクセスを行う。 - 特許庁 - NONVOLATILE SEMICONDUCTOR MEMORY CELL AND DATA WRITING CONTROL METHOD IN THE SAME
不揮発性半導体メモリセル、及び不揮発性半導体メモリセルにおけるデータ書き込み制御方法 - 特許庁
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