「memory buffer」を含む例文一覧(3203)

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  • A self-timing type memory core generates a reset signal for resetting a clock input buffer.
    セルフタイム式メモリコアは、クロック入力バッファをリセットするためのリセット信号を生成する。 - 特許庁
  • The main memory 310 can ensure a buffer region having a size corresponding to a packet type.
    メインメモリ310には、パケット種別に応じた大きさのバッファ領域を確保することができる。 - 特許庁
  • To provide a semiconductor memory provided with an output buffer having small layout area.
    レイアウト面積が小さな出力バッファを備えた半導体記憶装置を提供する。 - 特許庁
  • A bus engine 414 fetches these descriptors from a system memory 430 and writes them in the prefetch buffer.
    バス・エンジン４１４がシステム・メモリ４３０からディスクリプタをフェッチし、プリフェッチ・バッファに書込む。 - 特許庁
  • Image data that undergoes image processing in the image processing circuit 15 are stored in a buffer memory 20.
    画像処理回路１５で画像処理された画像データはバッファメモリ２０に記憶される。 - 特許庁
  • The first buffer 12, in response to the first clock, transfers the data to the second memory 20.
    第１のバッファ１２は、第１のクロックに応答して第２のメモリ２０にデータを転送する。 - 特許庁
  • To provide a method for reducing the size of reference frame buffer memory and the frequency of access thereto, in a video codec.
    ビデオコーデックにおけるバッファフレームメモリサイズとアクセス量減少の方法の提供。 - 特許庁
  • The specified image of the eye of the subject is transferred from the buffer memory to the display part in the step 5.
    ステップＳ５では指示された被検眼像をバッファメモリから表示部へと転送する。 - 特許庁
  • To handle writing errors with smaller buffer memory and with rapidity.
    書き込みのエラーに対して、少ないバッファメモリで、かつ、高速に対処することができるようにする。 - 特許庁
  • The control part reads the main image data and OSD data out and writes them to the display buffer memory.
    制御部は、主画像データとＯＳＤデータとを読み出して表示バッファメモリに書き込む。 - 特許庁
  • To set a printing mode by considering an available volume of a buffer memory for printing data.
    印刷データ用バッファメモリの利用可能な容量を考慮して印刷方式を設定する。 - 特許庁
  • A common buffer section is provided for a plurality of memory cell sections arranged in each unit pixel.
    各単位画素に設けられた複数のメモリセル部に対して、共通のバッファ部を設ける。 - 特許庁
  • To secure a buffer to be used for processing as a consecutive area on a memory.
    処理が利用するバッファをメモリ上に連続領域として確保できるようにする。 - 特許庁
  • /proc/sys/vm This directory contains files for memory management tuning, buffer and cache management.
    /proc/sys/vmこのディレクトリにはメモリ管理の調整、バッファやキャッシュ管理のためのファイルがある。 - JM
  • High-k GATE OXIDE HAVING TITANIUM BUFFER LAYER FOR MFOS1 TRANSISTOR MEMORY APPLICATION
    ＭＦＯＳ１トランジスタメモリ応用向けチタンバッファ層を有するＨｉｇｈ−ｋゲート酸化物 - 特許庁
  • PAGE BUFFER HAVING DUAL REGISTER, SEMICONDUCTOR MEMORY DEVICE EQUIPPED WITH THE SAME, AND ITS PROGRAMMING METHOD
    デュアルレジスタを有するページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法 - 特許庁
  • To provide a variable resistance memory element having a buffer layer formed on a lower electrode.
    下部電極上に形成されたバッファ層を備える可変抵抗メモリ素子を提供する。 - 特許庁
  • PCM data (a) received by a packet receiving section 1 are temporarily accumulated in a buffer memory 2.
    パケット受信部１で受信されたPCMデータａはバッファメモリ２に一時的に蓄積される。 - 特許庁
  • To reduce the processing load of a microprocessor by simplifying the memory address designation of a ring buffer.
    リングバッファのメモリアドレス指定を単純化してマイクロプロセッサの処理負担を軽減する。 - 特許庁
  • To operate the writing of data in a memory device at high speed without necessitating any large buffer.
    大きなバッファを必要とすることなく、高速でメモリデバイスへのデータの書込みを行う。 - 特許庁
  • The first unit copies a datum of the second frame stored at a particular location in the memory to the buffer.
    第１ユニットはメモリ中の特定位置の第２フレームのデータをバッファにコピーする。 - 特許庁
  • Further, the bit width of the input buffer 513 is smaller than the bit width of the connection memory 514.
    なお、入力バッファ５１３のビット幅は、連絡メモリ５１４のビット幅より小さい。 - 特許庁
  • Audio signals are converted into digital signals by an ADC 15 and stored in a buffer memory 16.
    オーディオ信号をＡＤＣ１５でディジタル信号に変換してバッファメモリ１６に格納する。 - 特許庁
  • Consequently image data of an optional direction in the memory space can be replenished to the ring buffer.
    メモリ空間の任意の方向の画像データをリングバッファに補充することができる。 - 特許庁
  • MAIN MEMORY SYSTEM AND CHECKPOINTING PROTOCOL FOR FAULT TOLERANT COMPUTER SYSTEM USING READ BUFFER
    リード・バッファを用いたフォールト・トレラント・コンピュータ・システム用主メモリ・システムおよびチェックポインティング・プロトコル - 特許庁
  • Then the size corresponding to the determined value of the BUFF1_NUM is reserved as a size of the buffer memory 1.
    そして、定まったBUFF1_NUM値に応じたサイズがバッファメモリ１のサイズとして確保される。 - 特許庁
  • When the data of a receiving apparatus main body are written in a second buffer memory at the processing speed of the main body CPU, write of the data to the first buffer memory is interrupted, and the data written in the second buffer memory are subjected to synchronization processing at the processing speed of the block CPU.
    本体ＣＰＵの処理速度で第２のバッファメモリに受信機本体側のデータが書き込まれたときは、第１のバッファメモリに対するデータの書き込みを中断し、第２のバッファメモリに書き込まれたデータをブロックＣＰＵの処理速度で同期処理する。 - 特許庁
  • In receiving the data from the RF part 20, in the case that the same data as the received data are present in a buffer memory 23, a control part 22a integrates the two pieces of the data, and in the case that the same data are not present in the buffer memory 23, it stores the received data in the buffer memory 23.
    制御部２２ａは、ＲＦ部２０からデータを受信したとき、受信データと同一のデータがバッファメモリ２３に存在する場合、この２つのデータを統合し、同一のデータがバッファメモリ２３に存在しない場合、受信データをバッファメモリ２３に格納する。 - 特許庁
  • The FIFO buffer memory has the FIFO memory (11) corresponding to each of the plurality of communication channels, and, to the respective communication channels, as the FIFO memory, a plurality of memory blocks (12) are allocated.
    ＦＩＦＯバッファメモリは、複数の通信チャンネルの各々に対応するＦＩＦＯメモリ(11)を有しており、各通信チャンネルには、ＦＩＦＯメモリとして、複数のメモリブロック(12)が割り当てられている。 - 特許庁
  • To provide a method and a device, which use a phase change memory available as a replacement of a NAND flash memory connected to a buffer, such as a static random access memory and/or a random access memory.
    相変化メモリは、例えば、スタティックランダムアクセスメモリ及び／又はランダムアクセスメモリのようなバッファと結合したＮＡＮＤフラッシュメモリを置き換えるために用いられることが可能である。 - 特許庁
  • Thus, the flash memory data storage apparatus of the present invention improves the data transfer rate between the flash memory and a buffer memory, resulting in remarkable advancement of the data transfer rate between the flash memory and the external system.
    よって、本発明のフラッシュメモリデータ記憶装置によれば、フラッシュメモリとバッファメモリ間の伝送速度が改善され、フラッシュメモリと外部システム間のデータ伝送速度が著しく改善される。 - 特許庁
  • To reduce a manufacturing time for a semiconductor memory by suppressing increase of a testing time due to transfer processing of information of a defective memory cell to a buffer memory from a fail memory.
    フェイルメモリからバッファメモリへの不良メモリセル情報の転送処理に起因する試験時間の長時間化を抑制し、以って半導体メモリの製造時間の短縮化を図る。 - 特許庁
  • The semiconductor memory test device, which is configured to transfer failure data to the buffer memory from a fail memory, is provided with a failure counter part for counting the total number of failures for every page at the same time when failure data is transferred to a buffer memory.
    フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部を設けたことを特徴とするもの。 - 特許庁
  • This apparatus includes: a frame memory which has a 1st area where main image data are stored and a 2nd area wherein OSD data are stored; a display buffer memory which stores the main image data and OSD data read out of the frame memory; and a control part which controls access to the frame memory and display buffer memory.
    主画像データを格納する第１の領域と、ＯＳＤデータを格納する第２の領域とを有するフレームメモリと、そこから読み出された主画像データとＯＳＤデータとを格納する表示バッファメモリと、フレームメモリと表示バッファメモリとにおけるアクセスを制御する制御部を含む。 - 特許庁
  • Thus, the address outputted to the memory controller 200 and the address outputted from the memory controller 200 to the buffer memory 400 are monitored so that it is possible to detect the error of the address in the memory interface bus without incorporating any address in the data stored in the buffer memory 400.
    このように、メモリコントローラ２００に出力されるアドレスと、メモリコントローラ２００からバッファメモリ４００に出力されるアドレスとを監視することにより、バッファメモリ４００に格納されるデータ中にアドレスを組み込まなくても、メモリインタフェースバスでのアドレスのエラーを検出できる。 - 特許庁
  • The method is characterized by providing a buffer memory 4 related to the cell matrix array 2, and housing memory words to the prescribed number (n) in the buffer memory 4 after the last read-out of the cell matrix array 2.
    この方法の特徴は、セル・マトリックス・アレイ２に関連するバッファ・メモリ４を提供し、さらに所定の数（ｎ）のメモリ・ワードを、セル・マトリックス・アレイ２の最後になされた読出しの後に、バッファ・メモリ４に格納するものである。 - 特許庁
  • To provide a memory system simplifying a management and capable of performing a refresh operation to only a necessary part when storing temporarily using data in a buffer memory in need of the refresh operation, and to provide a buffer memory control method and a program.
    一時的に使用するデータをリフレッシュ動作の必要なバッファメモリに格納するとき、管理が簡単で必要な箇所にのみリフレッシュ動作を可能とするメモリシステム、バッファメモリ制御方法およびプログラムを得る。 - 特許庁
  • The section 31 detects a buffer memory into which data are written from among buffer memories 15A-15N, stores the special reproduction data and DTS in the memory 15A, and makes the memory 15A readable.
    メモリ書き込み制御部３１は、バッファメモリ１５Ａ乃至１５Ｎから書き込み可能なバッファメモリを検出し、書き込み可能なバッファメモリ１５Ａに特殊再生用データとDTSを格納し、バッファメモリ１５Ａを読み出し可にする。 - 特許庁
  • This memory device, which has a programmable memory and a first buffer memory provided to the memory, in which at least one command succeeding to an accessed command is written in the buffer memory at the time of access of the command, is provided with a second buffer memory, in which at least one data succeeding to the accessed data is written at the time of access of data.
    プログラミング可能なメモリと前記メモリに付設された第１のバッファメモリとを有し，指令アクセスの際にアクセスされた指令に続く少なくとも１つの指令が前記バッファメモリに書き込まれるメモリ装置であって，前記メモリ装置には，さらに，データアクセスの場合に，前記アクセスされたデータに続く少なくとも１つのデータが書き込まれる第２のバッファメモリが設けられている。 - 特許庁
  • Furthermore, a buffer memory is provided in each channel, and data are inputted and outputted while buffer memories of a plurality of channels insure the identity of the data.
    さらに、チャネル毎にバッファメモリを設け、複数のチャネルのバッファメモリでデータの同一性を保証しつつ、データの入出力を行なう。 - 特許庁
  • To provide a memory device having a small clock buffer in which low electric power can be achieved by controlling on/off of the small clock buffer.
    スモールクロックバッファをオン／オフ制御して低電力を実現することができるスモールクロックバッファを備えるメモリ装置を提供すること。 - 特許庁
  • Here, the transmission buffer 121 has a higher transmission data recording/reproducing speed to the transmission buffer than the secondary memory device 122.
    そして、送信バッファ１２１は、当該送信バッファに対する送信データの記録再生速度が二次記憶装置１２２よりも高速である。 - 特許庁
  • When both are not matched, the existing data in the buffer is written into the flash memory (S6), and thereafter the user data from the host system is written into the buffer (S5).
    一致しない場合、バッファ内の既存データをフラッシュメモへ書き込んだ（Ｓ６）後、ホストシステムからのユーザデータをバッファに書き込む（Ｓ５）。 - 特許庁
  • A telephone set is provided with a memory section 18, having an incoming call history buffer 21 and a telephone directory buffer 25, a CPU 11 and a line control section 12.
    着信履歴用パッファ２１と、電話帳バッファ２５を有したメモリ部１８と、ＣＰＵ１１と、回線制御部１２とを設ける。 - 特許庁
  • When they do not correspond, the existing data in the buffer are written into the flash memory (S6), and thereafter the user data from the host system are written into the buffer (S5).
    一致しない場合、バッファ内の既存データをフラッシュメモへ書き込んだ（Ｓ６）後、ホストシステムからのユーザデータをバッファに書き込む（Ｓ５）。 - 特許庁
  • The graphics controller is provided with the memory, a line buffer suited to the reception of video data and a data array circuit for communicating with the line buffer.
    グラフィックスコントローラはメモリ及びビデオデータの受信に適合させたラインバッファを備え、ラインバッファと通信するデータ配列回路を有する。 - 特許庁
  • To provide a buffer control system and a buffer controllable memory for improving the problem of the increase of current consumption when a clock is decreased.
    クロック低下時における消費電流増大の問題を改善するバッファ制御システムおよびバッファ制御可能なメモリーを提供する。 - 特許庁
  • A CPU 11 of the video server 1 includes a transfer buffer 10 acting like a buffer memory located between a network I/F 14 and the data bus 13.
    ビデオサーバ１のＣＰＵ１１は、ネットワークＩ／Ｆ１４とデータバス１３との間に緩衝用メモリとなる転送用バッファ１０を設ける。 - 特許庁
  • Specific parts of data are copied from the raw image files into the buffer memory structure, and copied into an image buffer for editing a final image.
    データの特定部分が生イメージファイルからバッファメモリ構造内にコピーされ、最終イメージの編集のためにイメージバッファ内にコピーされる。 - 特許庁
  • The circular buffer 106 stores the encoded bit system to be input from an interlace part 103 in the memory of a cyclic readout type buffer.
    サーキュラバッファ１０６は、インタレース部１０３から入力される符号化ビット系列を巡回読出し型バッファのメモリに格納する。 - 特許庁
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