「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 .... 26 27 28 29 30 31 32 33 34 .... 37 38 次へ＞- A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.
メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁 - A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁 - The memory cell array 1 is provided with a core selecting means selecting cores of arbitrary numbers to perform write-in/erasion of data, data is written in a selected memory cell in a selected core based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - The calibration controller 50 tests the combination of a particularly selected memory cell 44 and one sense amplifier 26 of the array 44 of sense amplifiers related to the memory cell 14 in view of then existing environmental conditions, to assure that the sense amplifier 26 has an acceptable calibration state.
較正コントローラ50は、そのときの環境条件を考慮して、個別に選択されたメモリセル14と、それに関連するセンス増幅器アレイ44の１つのセンス増幅器26との組合せを検査することにより、そのセンス増幅器26が許容可能な較正状態を確実に有するようにする。 - 特許庁 - A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal.
アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。 - 特許庁 - In the DRAM 1, the gate insulating film (not shown in the figure) of each transistor in a memory cell array block 11 and an I/O circuit block (I/O circuit area) 13 constituting the memory cell area of the DRAM 1 is formed thicker in thickness than the gate insulating film of each transistor in the peripheral circuit block (peripheral circuit area) 12.
ＤＲＡＭ１において、メモリセル領域を構成するメモリセルアレイブロック１１およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回路領域）の各トランジスタのゲート絶縁膜（図示せず）を、周辺回路ブロック１２（周辺回路領域）のトランジスタのゲート絶縁膜よりも厚く形成したものである。 - 特許庁 - The source line SL of a memory cell Trm formed in the N well of a memory cell array 11 is connected commonly to a column source line CSL being a source line in a block and a block source source line BSL in common, and is connected to a source line MSL outside the block via a block source select gate BSSG.
メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。 - 特許庁 - The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - In a magnetic memory provided with a memory cell array in which memory cells having magnetic resistance elements being writable by changing resistance by making current flow are arranged in a matrix state, the test method of the memory includes a writing step performing writing of test data for the memory cell by using a writing pulse having height of writing pulse height or less during use also having narrower width than width of the writing pulse.
電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。 - 特許庁 - A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.
自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁 - A data holding characteristic is improved by providing a non- volatile memory group 40 for reference of which a characteristic is inferior to a non-volatile memory in a memory cell array, and rewriting data accumulated in a non-volatile memory by a control circuit 44 based on a referred result of the non-volatile memory group 40 for reference.
メモリセルアレイ内の不揮発性メモリ（７）に比して特性の劣る参照用の不揮発性メモリ群（４０）を設けて、前記参照用の不揮発性メモリ群（４０）の参照結果に基づいて、制御回路（４４）により前記不揮発性メモリ（７）に蓄積されたデータを再書き込みすることで、データ保持特性の向上を図るものである。 - 特許庁 - In this refresh control method of a graphics memory provided with a memory cell array 50 which is separated into a frame buffer area 40 performing a screen refresh operation and a DRAM refresh data storage area 42 performing a DRAM refresh operation, the memory array of the DRAM refresh data storage area 42 other than the frame buffer area 40 is refreshed in accordance with a DRAM refresh control signal REF.
スクリーンリフレッシュ動作を行うフレームバッファ領域４０とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域４２に分離されたメモリセルアレイ５０を具備したグラフィックメモリ装置のリフレッシュ制御方法であって、DRAMリフレッシュ制御信号ＲＥＦに応じてフレームバッファ領域４０を除いたDRAMリフレッシュデータ貯蔵領域４２のメモリセルアレイをリフレッシュする。 - 特許庁 - A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.
セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁 - The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.
不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁 - The MONOS memory 2 has a memory cell array in which a plurality of memory cells storing data by accumulating electric charges in an electric charge trap in a plurality of ferroelectric films laminated on the semiconductor are arranged in a matrix state and memory cells are connected by a plurality of common lines of a row direction and a column direction.
ＭＯＮＯＳメモリ２が、半導体上に積層された複数の誘電体膜内の電荷トラップに電荷を蓄積してデータを記憶する複数のメモリセルを行列状に配置させ、行方向および列方向の複数の共通線によりメモリセル間を接続させたメモリセルアレイを有している。 - 特許庁 - A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.
不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁 - When address values that exceed the number of the word lines 3 are designated, the limiting circuit 8 outputs "1" from an unillustrated over output line through the control line 8 to inhibit the data control part 5 from accessing a memory cell in the memory array 2.
ワード線３数を越えるアドレス値の指定があった場合に、リミッタ回路８が制御線８を介して、不図示なＯＶＥＲ出力線から「１」を出力し、データ制御部５のメモリアレイ２内のメモリセルへのアクセスを禁止する。 - 特許庁 - Moreover, a semiconductor device including a memory cell array can operate stably by making nodes included in first to m-th memory cells connected in series have the same parasitic capacitance value.
また、メモリセルアレイを有する半導体装置において、直列に接続された第１乃至第ｍのメモリセルに含まれる各ノードに生じる寄生容量の値を同等の値とすることで、安定して動作可能な半導体装置とする。 - 特許庁 - To constitute appropriately a chip connection part independently of volume of capacity of a provided memory cell array in a semiconductor memory device which is constituted of semiconductor chips and is stuck on a surface of the other semiconductor chip, and used by joining.
半導体チップにより構成されて、他の半導体チップの表面に張り合わせ、接合して使用される半導体記憶装置において、備えられるメモリセルアレイの容量の大小に拘わらず、チップ接続部の構成を適切にする。 - 特許庁 - The non-volatile memory device integrates a memory cell array 2, a voltage generating circuit REG supplying operation voltage Vr to be adjusted to a ward line LWL1, and short circuit detecting circuit 10 in the same chip 100.
不揮発性メモリ装置は同一チップ（１００）に、メモリセルのアレイ（２）と、選択したワード線（ＬＷＬ１）に被調整動作電圧（Ｖｒ）を供給する電圧発生回路（ＲＥＧ）と、短絡検出回路（１０）とを集積している。 - 特許庁 - In the reconfiguration of this gate array, an optical memory 3 is arranged on the chip and this optical memory 3 is irradiated with light, and by simultaneously irradiating each of the light receiving elements with optical signals depending on programs, the logic cell is reconfigured.
このゲートアレイを再構成するに際し、チップ上に光メモリ３を配置し、この光メモリ３に光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。 - 特許庁 - To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.
1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁 - To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.
セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁 - The semiconductor storage circuit 100 includes a memory cell array 110 that has plural multi-bit-type memory cells, multiplexers 120 including two multiplexers MUX0 and MUX1, and sense amplifiers 130 including two sense amplifiers SA0 and SA1.
半導体記憶回路１００は、マルチビット型のメモリセルを複数備えたメモリセルアレイ１１０、ＭＵＸ０とＭＵＸ１の２つのマルチプレクサを含むマルチプレクサ１２０、ＳＡ０とＳＡ１の２つのセンスアンプを含むセンスアンプ１３０で構成される。 - 特許庁 - In a memory cell array MCA, a plurality of dielectric films comprising a discrete level for storing information as quantity of captured electric charges have a plurality of memory cells laminated between a semiconductor in which a channel is formed and a control electrode.
メモリセルアレイＭＣＡは、情報を捕獲電荷量として記憶するための離散準位を内部に含む複数の誘電体膜が、チャネルが形成される半導体と制御電極との間に積層されたメモリセルを複数有している。 - 特許庁 - A memory cell array (MCA) includes memory cells arranged in respective coordinates of orthogonal coordinate faces consisting of first and second axes, and it has a first region (DCA) along an outer circumference and a second region (MCA) located on a side opposite to the outer circumference of the first region.
メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。 - 特許庁 - To provide a memory cell array where a ferroelectrics layer constituting a ferroelectrics capacitor has a specific pattern for less floating capacity of a signal electrode, manufacturing method thereof, and a ferroelectrics memory device.
強誘電体キャパシタを構成する強誘電体層が特定のパターンを有し、信号電極の浮遊容量を小さくすることができるメモリセルアレイ、およびその製造方法、ならびに強誘電体メモリ装置を提供する。 - 特許庁 - An integrated circuit device comprising a memory cell array comprises a plurality of sense amplifiers being able to couple to the memory cells, and each of sense amplifiers has related pull-up and pull-down switching devices coupled to first and second latch nodes respectively.
メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁 - The semiconductor memory has an input/output circuit 120 including a write path to supply write data and a read path to supply read data, and data lines WLINE and RLINE to connect the input/output circuit 120 and the memory cell array 103.
ライトデータが供給されるライトパス及びリードデータが供給されるリードパスを有する入出力回路１２０と、入出力回路１２０とメモリセルアレイ１０３とを接続するデータラインＷＬＩＮＥ，ＲＬＩＮＥとを備える。 - 特許庁 - After a memory transistor and a selection transistor are formed in a memory cell array area and a transistor is formed in a peripheral area on a wafer 10, an interlayer dielectric is formed from BPSG films 27 and 40 so as to cover the whole.
半導体基板１０上のメモリセルアレイ領域に、メモリセルトランジスタ及び選択トランジスタを、周辺領域にトランジスタを形成した後、全面を覆うようにＢＰＳＧ膜２７、４０により層間絶縁膜を形成する。 - 特許庁 - To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.
サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁 - To provide a nonvolatile semiconductor memory device including 3-dimensional cell arrays to reduce a chip size by allowing one unit block cell array laminated in a vertical direction to share one sense amplifier unit.
非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元で具現し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを低減させることができるようにする。 - 特許庁 - To reduce the number (n) of transistors being connected in series and each deciding a resistance value in a current path and the number (m) of bank selecting lines per bit contact by changing constitution of a memory cell array in a NOR type cell for mask ROM.
マスクROM用NOR型セルにおいて、メモリセルアレイの構成を変更することによって、それぞれ前記電流経路中の抵抗値を決める直列接続のトランジスターの数(n)とビットコンタクト当たりのバンク選択線の本数(m)を削減する。 - 特許庁 - A gap 2 which does not share a sense amplifier column is provided between specific adjacent memory cell blocks of each cell array, this gap 2 is utilized as a bank border, and change to 4 independent banks constitution can be performed by only changing connection of address wirings.
各セルアレイの特定の隣接メモリセルブロック間にセンスアンプ列を共有しないギャップ２を設けて、このギャップ２をバンク境界として利用して、アドレス配線接続の変更のみにより、独立４バンク構成への変更を可能とした。 - 特許庁 - To provide a fault location specifying device of a memory cell array part in which potential conditions in a cell core can be adjusted without function operation when an analysis tool for specifying a fault location is applied and abnormal current caused by a fault can be generation-promoted.
故障箇所特定用解析ツール適用時にファンクション動作を行わずにセルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供する。 - 特許庁 - The gate insulation films 21a and 21b are formed into two kinds of different thicknesses in the three regions, that is, in the cell array of the nonvolatile memory and in the high voltage circuit and the low voltage circuit of the peripheral circuit section.
不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜２１ａ 、２１ｂ の厚さを２種類にした。 - 特許庁 - A redundancy word refresh counter 11 is prepared in addition to a normal word refresh counter 5 which generates the address of the word line for refreshing the normal area 2 in a memory cell array 1.
メモリセルアレイ１内の通常領域２のリフレッシュを行うためのワード線のアドレスを生成する通常ワードリフレッシュカウンタ５に加えて、冗長ワードリフレッシュカウンタ１１を設ける。 - 特許庁 - When the element is applied to a magnetic memory cell which uses the magnetization array of the electrodes as recording information, reading-out output may be taken larger than in the prior art using a ferromagnetic tunnel effect.
電極の磁化配列を記録情報とする磁気メモリセルに応用した場合、強磁性トンネル効果を用いた従来例に比べ、読み出し出力を大きく取ることが可能となる。 - 特許庁 - To simplify selection of an I/O line, and to prevent increment of area of a memory cell array, with respect to a semiconductor device which uses an open bit line system and can switch the number of I/O.
オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。 - 特許庁 - An anti-fuse memory cell array 7 is provided with a switch which is connected between VPP and a bit line and turned on or off in accordance with writing data DIN and the writing control signal WE.
さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。 - 特許庁 - To provide a semiconductor device that can be improved in yield by eliminating a step of an interlayer insulating film formed between a memory cell array region and a peripheral circuit region.
メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。 - 特許庁 - Also, when a decode-address of a memory cell array is taken in by the first command, increasing the number of pins is prevented by diverting a conventional command control pin of a SDR/DDR-SDRAM to an address pin.
また、メモリセルアレイのデコードアドレスを第１のコマンドで取り込むにあたり、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコントロールピンをアドレスピンに転用してピン数の増加を防いでいる。 - 特許庁 - To provide a technology which compensates variation in a cell characteristic in an array and to provide a three-dimensional integrated circuit memory reducing complexity caused by level difference.
アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供する。 - 特許庁 - These registers are interconnected through internal data bus lines (GIO0-GIOn;GIO0-GIO127;SGIO0-SGIOn) to be used for internal data transfer of the memory cell array.
これらのレジスタは、メモリセルアレイの内部データ転送に用いられる内部データバス線（ＧＩＯ０−ＧＩＯｎ；ＧＩＯ０−ＧＩＯ１２７；ＳＧＩＯ０−ＳＧＩＯｎ）を介して相互接続される。 - 特許庁 - Batch write in is carried out for each block of a memory cell array which is to be erased (S11), and thereafter soft erase is carried out for each block with a predetermined voltage as a start voltage (S12).
処理Ｓ11のように消去するメモリセルアレイの各ブロック毎に一括書き込みをし、その後、Ｓ12のように、所定電圧をスタート電圧とし各ブロック毎にソフト消去して行く。 - 特許庁 - The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.
短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁 - To provide a data storage device comprising a resistive cross point memory cell array permitting high-density manufacture and high-speed operation by using isolation diodes having practical dimensions and current density characteristic.
実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする抵抗性交点メモリセルアレイを含むデータ記憶デバイスの提供。 - 特許庁 - A phase correction means 19 reads out the corresponding correction value from the memory, based on the M-series signal output from photoreception cell array groups 43, 44 for an M-series, to correct phase shifts.
位相補正手段１９は、Ｍ系列用受光セルアレイ群４３，４４から出力されるＭ系列信号に基づいて対応する補正値をメモリから読み出して位相ずれを補正する。 - 特許庁 - In this case, the unit memory cell array constituting one bank is divided to be allotted to the same bank, by selecting cells positioned at a position being a diagonal element each other for the center of the interface circuit.
このとき１個のバンクを構成する単位メモリセルアレイの分割は、インタフェース回路の中心に対して互いに対角要素の位置にあるものを選択して、同−バンクに割り付ける。 - 特許庁 - At the time, definition of read/write is performed by a first command, a decode-address of a memory cell array also is taken in by the first command and shortening more the random access time tRAC is realized.
この際、リード／ライトの定義を第１のコマンドで行い、且つメモリセルアレイのデコードアドレスも第１のコマンドで取り込んでランダムアクセスタイムｔＲＡＣの更なる高速化を実現する。 - 特許庁
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