「reference clock」を含む例文一覧(1830)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 36 37 次へ＞- To provide a clock generating circuit that can suppress phase fluctuations in an output clock when switching a reference clock.
リファレンスクロックの切替え時に出力クロックの位相変動を抑えることのできるクロック生成回路を提供する。 - 特許庁 - A first clock generator circuit 3 has a first clock frequency and generates the write clock for the reference of the exposure timing.
第１クロック作成回路３は第１クロック周波数を有し露光のタイミングの基準となるライトクロックを作成する。 - 特許庁 - A clock offset between a reference clock of the receiver and a transmitter clock is also determined based on the radio television signals.
無線テレビジョン信号にもとずいて、受信器の基準クロックと、送信器クロックとの間のクロック・オフセットも決定する。 - 特許庁 - A reference sine wave clock generation circuit 14 generates a reference sine wave clock having the same period as that of the reference sine wave phase signal of a saw-tooth wave.
基準正弦波クロック作成回路１４は、鋸歯状波の基準正弦波位相信号と同じ周期の基準正弦波クロックを作成する。 - 特許庁 - The clock-generating circuit has a programmable delayed reference clock-signal circuit to generate a plurality of delayed reference clock signals, and a plurality of delayed clock-signal generators operably connected to the programmable delayed reference clock-signal circuit to generate a clock signal of no overlapping operation.
複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。 - 特許庁 - The output of a counter 1 which counts a reference clock CK is inputted to clock input C of first and third flip flops 2 and 4, and the inversion clock of the reference clock CK is inputted to a clock input C of a second flip flop 3.
基準クロックCKをカウントするカウンタ１の出力を第１及び第３のフリップフロップ２、４のクロック入力Cに受け、基準クロックＣＫの反転クロックを第２のフリップフロップ３のクロック入力Ｃに受ける。 - 特許庁 - A delay phase lock part generates the delay clock by delaying a phase of the shift clock oscillated in the ring oscillator to a phase of the reference clock based on the reference clock and the shift clock to which the insertion pulse is inserted.
遅延位相ロック部は、基準クロックと、挿入パルスを挿入されたシフトクロックとに基づいて、リング発振器において発振されるシフトクロックの位相を基準クロックの位相に対して遅らせて、遅延クロックを生成する。 - 特許庁 - A synchronous clock within the real time clock device is generated in a synchronous clock generation circuit 16 by a counter value obtained by dividing a reference clock divided by a divider 13, a reference clock from an oscillating circuit 11, or a clock obtained by 1/2-dividing the reference clock by a 1/2 dividing circuit 12, and it is distributed to synchronizing circuits 14 and 18.
分周器１３で基準クロックを分周したカウンター値と、発振回路１１からの基準クロック、または１／２分周回路１２で基準クロックを１／２分周したクロックにより、同期クロック生成回路１６でリアルタイムクロック装置内部の同期クロックを生成し、これを同期回路１４，１８に分配する。 - 特許庁 - This clock tree composition device includes a plurality of clock signal units for outputting clock signals generated from a reference clock signal and different from one another; a clock signal generator; and a clock tree composition method.
基準クロック信号から生成された相異なるクロック信号を出力する複数のクロック信号器を含むクロックツリー合成装置、クロック信号生成器及びクロックツリー合成方法による。 - 特許庁 - To obtain a PWM signal of the same frequency of a reference clock.
基準クロックと同一周波数のＰＷＭ信号を得る。 - 特許庁 - To provide a system for electing a reference media clock stream.
参照メディアクロックストリームを選出するシステムを提供すること。 - 特許庁 - An oscillator OSC outputs a reference clock signal RCK.
発振器ＯＳＣは基準クロック信号ＲＣＫを出力する。 - 特許庁 - This reference clock generator is provided with noise detection means 10, 12 that output a noise detection signal 13 when a noise is intruded in a reference clock.
参照クロックにノイズが入ったときにノイズ検出信号（１３）を出力するノイズ検出手段（１０、１２）を設ける。 - 特許庁 - A sampling clock reference position generation circuit 1005 calculates the reference timing therefrom for identifying the phase of the sampling clock.
そこから、サンプリングクロック基準位置生成回路１００５は、サンプリングクロックの位相を特定するための基準タイミングを算出する。 - 特許庁 - A clock selection means 14 compares the frequencies of the reproduced reference clocks and selects a reference clock with the highest frequency.
クロック選択手段１４は、再生された基準クロックの周波数を比較し、最も周波数の高い基準クロックを選択する。 - 特許庁 - The clock selection means 130 selects a reference clock signal when the clock selection pulse signal is active, and on the other hand, selects a low-speed clock signal having a frequency lower than that of the reference clock signal when the clock selection pulse signal is not active.
クロック選択手段１３０は、クロック選択用パルス信号がアクティブのとき基準クロック信号を選択する一方で、クロック選択用パルス信号がアクティブではないとき基準クロック信号よりも周波数が低い低速クロック信号を選択する。 - 特許庁 - Clock reproducing means 12, 13 separately reproduce a reference clock multiplexed on a stream.
クロック再生手段１２、１３は、ストリームに多重されている基準クロックを分離し再生する。 - 特許庁 - To generate a multiplication clock of a stable frequency from a reference clock, without using an analog element.
アナログ素子を使用せずに、基準クロックから安定した周波数の逓倍クロックを生成する。 - 特許庁 - A phase comparator circuit compares a phase of a reference clock signal with the phase of a delay clock signal.
位相比較回路は、基準クロック信号の位相と遅延クロック信号の位相とを比較する。 - 特許庁 - The node selects one of the recovered clock signals as the node's reference clock signal.
ノードは、回復されたクロック信号のうちの１つを、そのノードの基準クロック信号として選択する。 - 特許庁 - To reduce the scale of a retiming circuit for transferring the clock of reference frame pulses to the clock inside the device.
基準フレームパルスを装置内クロックに乗せ換えるためのリタイミング回路を小規模化する。 - 特許庁 - Additionally, the clock is used as the reference clock for recording, thus achieving the high-quality recording.
またこのクロックを記録の基準クロックとして使用することにより高品質な記録を実現する。 - 特許庁 - To provide a shift clock generating unit, which is capable of generating shift clock that is shifted from a reference clock by a prescribed phase difference, without using the clock that has a period which corresponds to the phase difference.
基準クロックを所定の位相差分シフトさせたシフトクロックを、その位相差に対応した周期のクロックを用いることなく、生成できるようにする。 - 特許庁 - To stabilize a clock phase synchronization circuit over a long period and to reduce input disturbance influence, in relation to a clock phase synchronization circuit for outputting a clock having a phase synchronized with that of a reference clock.
基準クロックに位相同期したクロックを出力するクロック位相同期回路に関し、長期間安定化及び入力擾乱影響を緩和する。 - 特許庁 - Each transmitter-receiver 3 introduces a clock signal for an incoming channel from a master clock signal and a local clock signal generated by a reference clock 12.
各送受信機器３は、マスタクロック信号および基準クロック１２により生成されたローカルクロック信号から、上りチャンネル用のクロック信号を導出する。 - 特許庁 - A PLL 31 generates a reference clock CLK0 in accordance with a reference signal from a reference oscillator 20 and clock delay parts 321-32n of a delay clock signal fs generating part 32 delay the reference clock CLK0 and generate clocks CLK1-CLKn of different timing.
ＰＬＬ３１は基準発振器２０からの基準信号に応じて基準クロックＣＬＫ０を発生し、遅延クロック信ｆｓ号生成部３２のクロック遅延部３２_1〜３２_nは基準クロックＣＬＫ０を遅延させ、タイミングの異なるクロックＣＬＫ１〜ＣＬＫｎを生成する。 - 特許庁 - A reference clock generating circuit 101 generates a 1st reference clock regarding transmission to and reception from a base station CS1 and detects error information on timing between a 2nd reference clock regarding transmission to and reception from a base station CS2 and a 2nd reference clock.
基準クロック生成回路１０１にて、基地局ＣＳ１との送受信に関わる第１の基準クロックを生成するとともに、基地局ＣＳ２との送受信に関わる第２の基準クロックと上記第１の基準クロックとのタイミングの誤差情報を検出する。 - 特許庁 - When a selector 7 selects the clock of 8k(x) as reference, the selected clock of 8k(x) is inputted to a PLO circuit and a synchronous clock is outputted from a VCO 9.
選択器７にて基準に8k(x)を選択すると、PLO回路に入力されVCO９から同期したクロックが出力される。 - 特許庁 - A second clock generator circuit 4 has a second clock frequency and generates the spindle clock for the reference of the motor revolution.
第２クロック作成回路４は第２クロック周波数を有しモータの回転速度の基準となるスピンドルクロックを作成する。 - 特許庁 - To provide a clock signal output circuit capable of correcting a synchronization gap of a multiplied clock signal to a reference clock signal.
逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供する。 - 特許庁 - The clock multiplier circuit 1 multiplies an inputted reference clock signal SR to provide an output clock signal ST.
クロック逓倍回路１は、入力されたレファレンスクロック信号ＳＲを逓倍した出力クロック信号ＳＴを出力する回路である。 - 特許庁 - When PCR(Program Clock Reference) extract section 901 extracts a Program Clock Reference from a data stream at first, the Program Clock Reference is set as a PCR to a PCR (t) register 902 and an STC counter 904.
ＰＣＲ抽出部９０１がデータストリームから最初に時間基準参照値を抽出すると、その値はＰＣＲ値として、ＰＣＲ（ｔ）レジスタ９０２およびＳＴＣカウンタ９０４にセットされる。 - 特許庁 - The display device 6 receives the reference clock signal 5C and generates the display clock signal 9C to be used by the display device itself in synchronism with the reference clock signal 5C.
表示装置６は、基準クロック信号５Ｃを受信し、当該表示装置において用いる表示クロック信号９Ｃを基準クロック信号５Ｃに同期させて生成する。 - 特許庁 - A PCR (program clock reference) filter 31 receiving a transport stream (TS) extracts a program clock reference, and an STC (system time clock) reproduction 32 reproduces an STC.
トランスポートストリーム（ＴＳ）からＰＣＲフィルタ３１を通してプログラムクロックレファレンス（ＰＣＲ）が抽出され、ＳＴＣ再生３２にてシステムタイムクロック（ＳＴＣ）が再生される。 - 特許庁 - A PLL control signal is input into a flip-flop 7 and is latched in rising a reference clock, thereby generating a PLL clock signal 1 synchronized with the reference clock.
ＰＬＬ制御信号をフリップフロップ７に入力し、基準クロックの立ち上がりでラッチすることにより、基準クロックと同期したＰＬＬ制御信号１を生成する。 - 特許庁 - To provide the frequency dividing circuit which can divide the frequency of a reference clock at an arbitrary frequency-division ratio so that the obtained deviation in frequency-divided clock interval is less than one reference clock.
任意の分周比で基準クロックを分周でき、得られた分周クロック間隔のずれが１基準クロック未満である簡単な構成の分周回路を提案すること。 - 特許庁 - The reference voltage is obtained by a reference voltage circuit of the receiving chip corresponding to the first clock signal.
基準電圧は、第１のクロック信号に応じた受信チップの基準電圧回路で得られる。 - 特許庁 - A reference clock section 18 starts counting a reference time from the first PTSV and PTSA.
基準時計部１８は、最初のＰＴＳＶ、ＰＴＳＡから基準時間のカウントを開始する。 - 特許庁 - The game device 200 uses a clock/data demultiplexer section 272 to extract the reference clock, uses a clock generating section 220 to generate an operating clock for each game execution means such as a game data reproduction section 290 on the basis of the reference clock.
ゲーム装置２００において、クロック・データ分離部２７２を用いて基準クロックを取り出し、クロック生成部２２０を用いて基準クロックに基づき、ゲームデータ再生部２９０等の各ゲーム実行手段ごとの動作クロックを生成する。 - 特許庁 - A timing control unit 108 multiplies and frequency-divides a reference clock.
タイミング制御部１０８は、基準クロックを逓倍及び分周する。 - 特許庁 - A multiplication PLL (phase lock loop) 107 multiplies a reference clock to output a result of multiplication.
逓倍ＰＬＬ１０７は、基準クロックを逓倍して出力する。 - 特許庁 - The reference clock generated by the PLL is supplied to the decoder 13.
ＰＬＬが生成した基準クロックがデコーダ１３に供給される。 - 特許庁 - The restored clock count is compared with the reference signal count.
前記被回復クロックカウントを前記基準信号カウントと比較する。 - 特許庁 - To provide a communication apparatus capable of surely making communication even when a frequency deviation exists between a reference clock at a transmission side and a reference clock at a receiver side.
送信側の基準クロックと受信側の基準クロックとの間に周波数ずれが存在しても確実に通信を行う。 - 特許庁 - A most frequent value is detected from a bit rate calculated utilizing a PCR (Program Clock Reference) and a bit rate of a transport stream file is computed.
本発明は、ＰＣＲ（Program Clock Reference ）を利用して算出したビットレートから最頻値を検出してトランスポートストリームファイルのビットレートを計算する。 - 特許庁 - A reference clock creation section 17 obtains, for example, tempo information according to a performance tempo (a set tempo), and generate a reference clock.
基準クロック生成部１７は、例えば演奏テンポ（設定されたテンポ）に応じたテンポ情報を取得し、基準クロックを生成する。 - 特許庁 - An STC (System Time Clock) recovery section 52 recovers an internal STC or the like from a reference STC, a PCR (Program Clock Reference) packet generating section 54 generates a TS packet stream including a PCR.
STC再生部５２は、基準STCから内部用のSTCなどを再生し、PCRパケット生成部５４は、PCRを含むＴＳパケット列を生成する。 - 特許庁 - Further, the lock detection circuit may include a reference clock detection circuit for detecting whether a reference clock signal has been detected.
更に、ロック検出回路は、基準クロック信号が検出されたかどうかを検出するための基準クロック検出回路を含み得る。 - 特許庁 - Thereby, a cycle of the device- clock-signal in the wristwatch 10 is adjusted to a cycle of a reference clock signal in the reference timepiece 100.
これにより、アナログ電子腕時計１０の機器クロック信号の周期は、基準時計１００の基準クロック信号の周期に合わせる。 - 特許庁 - A multiphase clock generating circuit has a reference clock generator that generates a reference clock, a multiphase clock oscillator with a plurality of delay circuits that are connected in a ring shape and respectively output an output clock whose phase is shifted, and a reference clock injection circuit that supplies the reference clock to any of output terminals of the plurality of delay circuits.
多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。 - 特許庁
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