「sampling clock」を含む例文一覧(777)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 15 16 次へ＞- A sampling clock CK is fed to a delay circuit 14.
サンプリングクロックＣＫが遅延回路１４に供給される。 - 特許庁 - The phase correction of the sampling clock is performed by a processor 4, and the frequency correction of the sampling clock is performed.
処理装置（４）により、標本化クロックの位相補正が行われ、そして標本化クロックの周波数補正が行われる。 - 特許庁 - The temporary sampling clock based on the min. number of clocks is determined as the sampling clock from among these number of clocks (S6).
それらクロック数の中から最小のクロック数に基づく仮サンプリングクロックを本サンプリングクロックとして決定する（Ｓ６）。 - 特許庁 - The transmitter side is provided with sampling clock circuit 5 and the receiver side is provided with a sampling clock recovery circuit 25, respectively.
これら送信側および受信側は、夫々標本化クロック回路５および標本化クロック再生回路２５を有する。 - 特許庁 - The sampling clock generator of the BCA signal dynamically adjusts a frequency of the sampling clock based on a rotational speed of a disk.
ＢＣＡ信号のサンプリングクロックジェネレータは、ディスクの回転速度に基づきサンプリングクロックの周波数を動態調整する。 - 特許庁 - The oscillation clock of each VCO is set to the sampling clock of each of FFs 5 to 7 and the DSP 4.
各ＶＣＯの発振クロックを各ＦＦ５〜７およびＤＳＰ４のサンプリングクロックとする。 - 特許庁 - Meanwhile, a clock oscillator outputs each clock signal, and a sampling pulse generating means generates a sampling pulse of a prescribed frequency, based on a such clock signal.
一方、クロック発振器は各々クロック信号を出力し、このクロック信号をもとにサンプリングパルス発生手段は、所定周波数のサンプリングパルスを発生する。 - 特許庁 - A control oscillator generates the sampling clock to the AD converter 19.
制御型発振器はAD変換器へのサンプリングクロックを生成する。 - 特許庁 - SAMPLING CLOCK CIRCUIT AND DATA RECEIVING EQUIPMENT USING THE SAME
サンプリングクロック発生回路およびこれを用いるデータ受信装置 - 特許庁 - To provide a sampling clock generating device capable of normally generating a sampling clock without using an expensive optical member.
高価な光学部材を用いることなく正常にサンプリングクロックを生成することができるサンプリングクロック発生装置を提供する． - 特許庁 - A sampling clock reference position generation circuit 1005 calculates the reference timing therefrom for identifying the phase of the sampling clock.
そこから、サンプリングクロック基準位置生成回路１００５は、サンプリングクロックの位相を特定するための基準タイミングを算出する。 - 特許庁 - The sampling clock 231 is used to generate samples by over-sampling the signal.
サンプリングクロック２３１は、信号をオーバサンプリングして複数のサンプルを生成するために使用される。 - 特許庁 - A sampling signal generating means 2 generates a sampling signal SSP with a clock signal as a standard.
サンプリング信号生成手段２は、クロック信号を基準にサンプリング信号ＳＳＰを生成する。 - 特許庁 - A sampling point is detected by sampling an input AES (audio engineering society) signal with a fast clock.
入力されるＡＥＳ信号を高速クロックでサンプリングすることでサンプリングポイントを検出する。 - 特許庁 - To generate a sampling clock wherein sampling is enabled faithfully for a means which makes light scan.
光の走査を行わせる手段の動作に忠実にサンプリング可能なサンプリングクロックを発生させる。 - 特許庁 - A sampling part 10 samples reproducing signals by a predetermined clock to output a sampling signal.
サンプリング部１０は、再生信号を所定のクロックでサンプリングしてサンプリング信号を出力する。 - 特許庁 - A frequency division circuit outputs a sampling clock having a frequency specified by the sampling clock control signal, and a demodulation clock having a frequency specified by the demodulation clock control signal.
分周回路は、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび復調用クロック制御信号により指定された周波数の復調用クロックを出力する。 - 特許庁 - A sampling clock signal is presented to a digitally adjustable phase displacement 12 beforehand with respect to sampling 14, and an "auxiliary sampling clock signal"CK<1:8> is generated.
サンプリングクロック信号はサンプリング１４に対して、前もってデジタル的に調節可能な位相変位１２へ露呈され、「補助サンプリングクロック信号」ＣＫ＜１：８＞が発生する。 - 特許庁 - A generating part 25 uses the sampling data in each sampling clock, considers that the sampling clock is synchronized with the carrier and detects the digital modulated signal, and generates baseband data.
生成部２５は、サンプリングクロックごとに、サンプリングデータを用いて、サンプリングクロックがキャリアに同期しているとみなしてデジタル変調信号を検波し、ベースバンドデータを生成する。 - 特許庁 - An interface part 10 fetches supplied data into a sampling part 12a of a data sampling part 12 with a clock signal on the side of receiver and at a sampling part 12b, the output from the sampling part 12a is fetched by this clock signal.
インターフェース部10は、供給されたデータを受信側のクロック信号でデータサンプリング部12のサンプリング部12a に取り込み、サンプリング部12b では、このクロック信号でサンプリング部12a からの出力を取り込む。 - 特許庁 - The clock signal d2 is also made to be a sampling clock signal d3 by a phase adjusting device 29.
またクロック信号ｄ２は位相調整器２９によってサンプリングクロック信号ｄ３となる。 - 特許庁 - To provide a sampling clock controller and control method, capable of optimizing a frequency of a sampling clock in a short time.
短時間でサンプリングクロックの周波数の最適化を図ることができるサンプリングクロック制御装置および制御方法を提供する。 - 特許庁 - The data recorder 12 samples the sensor output using a sampling clock generated by a sampling clock source 14, and stores into a measurement data storage 18.
データレコーダ１２は、サンプリングクロック源１４で生成されたサンプリングクロックでセンサ出力をサンプリングし、計測データ記憶部１８に記憶する。 - 特許庁 - MULTI-PHASE CLOCK GENERATION CIRCUIT, OVER-SAMPLING CIRCUIT, AND PHASE SHIFT CIRCUIT
多相クロック生成回路、オーバーサンプリング回路及び位相シフト回路 - 特許庁 - SAMPLING CLOCK GENERATING CIRCUIT, DATA TRANSFER CONTROL DEVICE AND ELECTRONIC DEVICE
サンプリングクロック生成回路、データ転送制御装置及び電子機器 - 特許庁 - SAMPLING CLOCK CONTROL METHOD OF DIVERSITY RECEIVER AND DIVERSITY RECEIVER
ダイバーシチ受信機のサンプリングクロック制御方法およびダイバーシチ受信機 - 特許庁 - When the frequency of the sampling clock is changed, the CPU of the first or second signal generator calculates the clock number of the sampling clock and phase equivalent to the delay amount of the communication.
第１又は第２信号発生装置のＣＰＵは、サンプリング周波数が変更されると、通信遅延量に相当するサンプリング・クロックのクロック数と位相を計算する。 - 特許庁 - The sampling clock impressing in the S/H circuit 14 is to have a signal with a sampling period as short as possible.
Ｓ／Ｈ回路１４に印加するサンプリングクロックはサンプリング期間が出来るだけ短い信号にしておく。 - 特許庁 - A data sampler 1221 outputs sampling data generated by sampling input data with the sampling clock to an edge detector 1222.
データサンプリング部１２２１は、サンプリングクロックによって入力されたデータをサンプリングしたサンプリングデータをエッジ検出部１２２２に出力する。 - 特許庁 - A sample clock generating means 2 outputs a sampling clock 2a that can vary in the relation of timing to a clock 1b from a clock supply means 1.
サンプリングクロック発生手段２はクロック供給手段１からのクロック１ｂとの時間的位置関係が変えられるサンプリングクロック２ａを出力する。 - 特許庁 - To obtain a jitter value of a sampling clock used in an A/D converting circuit.
Ａ／Ｄ変換回路に用いられるサンプリングクロックのジッタ値を求める。 - 特許庁 - A sampling part 19 samples data while utilizing the selected clock.
サンプリング部１９は、選択されたクロックを利用してデータをサンプリングする。 - 特許庁 - A phase control circuit in the analog-digital converter stops the output of the other sampling clock signal to a sample hold circuit for a prescribed period after switching a selected sampling clock signal to the other sampling clock signal.
アナログ・デジタル変換器の位相制御回路は、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する。 - 特許庁 - A sampling clock selection circuit 5 selects one sampling clock providing an optimum phase from among multi-phase clocks generated from the PLL circuit 3.
サンプリングクロック選択回路５はＰＬＬ回路３が生成するマルチフェイズクロックの中から最適な位相を与える１つのサンプリングクロックを選択する。 - 特許庁 - The serial data receiving circuit captures data through ×1 sampling by using the selected sampling clock for a non-blanking period.
非ブランキング期間では、この選択した１つのサンプリングクロックを用いた×１サンプリングによってデータを取り込む。 - 特許庁 - METHOD FOR ADJUSTING SAMPLING CLOCK AND INTERFACE CIRCUIT FOR DIGITAL DISPLAY DEVICE
サンプリングクロックの調整方法及びディジタル表示装置用のインターフェイス回路 - 特許庁 - The A/D converter performs analog-to-digital conversion based on a sampling clock.
Ａ／Ｄコンバータは、サンプリングクロックにもとづいて、アナログ／ディジタル変換を行う。 - 特許庁 - The sampling is applied to a set of data relative to various clock signals.
サンプリングは、いろいろなクロック信号についてデータのセットに適用される。 - 特許庁 - PHASE INFORMATION DETECTION CIRCUIT AND PHASE SYNCHRONIZATION SAMPLING CLOCK RECOVERY CIRCUIT
位相情報検出回路および位相同期標本化クロック再生回路 - 特許庁 - Furthermore, a pulse generator 1006 generates a sampling clock, by using a pre-registered cycle with the sampling clock reference timing as the reference.
また、このサンプリングクロック基準タイミングを基準にして、予め登録されている周期を使用してパルス発生器１００６にてサンプリングクロックを生成する。 - 特許庁 - To provide a sampling clock generation circuit generating a sampling clock which is not affected by a phase inversion of a color burst signal based on the color burst signal.
カラーバースト信号の位相反転により影響を受けないサンプリングクロックをそのカラーバースト信号に基づいて生成するサンプリングクロック生成回路を提供。 - 特許庁 - A clock generator 8 generates a clock S_1 that is to be a reference of a sampling pulse S_2 for sampling a current amount from a power line L at an AD converting unit 2.
クロック発生器８は、送電線Ｌからの電流量をＡＤ変換部２でサンプリングするためのサンプリングパルスＳ_2の基準となるクロックＳ_1を生成する。 - 特許庁 - The auxiliary sampling clock signal CK<1:8> can be adjusted step by step and it is smaller than one period of the sampling clock signal CK in each case.
補助サンプリングクロック信号ＣＫ＜１：８＞は段階的に調節可能であり、それは各場合においてサンプリングクロック信号ＣＫの１周期よりも小さい。 - 特許庁 - A free-running oscillator 22 is used as a sampling clock for equivalent time sampling of a sine wave, derived from an input serial digital signal and a subdivided recovered clock.
自走発振器２２をサンプリング・クロックとして、入力シリアル・デジタル信号及び分周再生クロックから導いた正弦波を等価時間サンプリングする。 - 特許庁 - A Teye determining part 21 measures an eye opening in an eye waveform temporal direction, based on the two signals and a sampling clock from a sampling clock control unit 22.
Ｔeye判定部２１は、上記２つの信号とサンプリングクロック制御部２２からサンプリングクロックとによってアイ波形の時間方向のアイ開口を計測する。 - 特許庁 - An over-sampling circuit 20 uses a reference clock signal CLK from a clock generating circuit 10 to apply 4-times over-sampling to inputted serial data.
オーバサンプリング回路２０は、クロック生成回路１０からの基準クロック信号ＣＬＫを用いて、入力されたシリアルデータに対して４倍のオーバサンプリングを行う。 - 特許庁 - Thereby, the phase of a clock signal CKo generated by a clock generation part 2 is shifted, and a clock CKs at a proper phase is supplied to the part 1 as the sampling clock.
これにより、クロック発生部２で発生されたクロック信号CKo の位相がシフトされ、適正位相のクロックCKs がサンプリングクロックとしてＡ／Ｄ変換部１へ供給される。 - 特許庁 - The phase adjustment quantity of the clock signal in the phase adjusting circuit 50 is set so that a delay time since the multi-phase sampling clock signal is generated by the sampling clock signal generation circuit 40 until the sampling timing is instructed by the sampling clock signal in the sampler block circuit 30_n can be offset.
位相調整回路５０におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路３０_ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。 - 特許庁 - The sampling circuit includes; a clock generator 2 for generating a clock signal CLK; a sampling hold signal generator 3 for entering the clock signal CLK from the clock generator 2; and a delay unit 7 including a delay controller for controlling the delay amount of the sampling hold signal generated at the sampling hold signal generator 3.
クロック信号ＣＬＫを発生するクロック発生部２と、このクロック発生部２からのクロック信号ＣＬＫが入力されるサンプルホールド信号発生部３と、このサンプルホールド信号発生部３で発生するサンプルホールド信号の遅延量を制御する遅延制御部を有する遅延部７とを設けた。 - 特許庁 - A distributor 23 of a measuring unit 2 receives the synchronizing clock signal and separates it into the sampling clock and the synchronizing signal.
計測ユニット２の分配器２３は前記同期クロック信号を受信し、サンプリングクロックと同期信号に分離する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
