「sampling clock」を含む例文一覧(777)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 15 16 次へ＞- Then, the output signal of the re-sampling part 220 is subjected to phase comparison with a preliminarily held reference signal, and the clock frequencies of a sampling clock generator 120 are controlled, so that frequency errors and phase errors is eliminated, based on the result of the phase comparison by a clock phase error detecting part 230.
そして、クロック位相誤差検出部２３０により、リサンプリング部２２０の出力信号と予め保持した基準信号とを位相比較し、この位相比較結果に基づき周波数誤差及び位相誤差がなくなるようにサンプリングクロック発生器１２０のクロック周波数を制御する。 - 特許庁 - To detect abnormality of a word clock to generate an alarm with a simple configuration in a musical sound synthesizer such as a sound source board which operates synchronously with a word clock supplied from outside in every sampling cycle according to a system clock independent of the word clock.
外部からサンプリング周期毎に供給されるワードクロックに同期し、該ワードクロックから独立したシステムクロックに基づいて動作する音源ボード等の楽音合成装置において、簡易な構成でワードクロックの異常を検出し、警告等を行う。 - 特許庁 - A period measurement section 1 measures a period of a transmission LR clock LRs via a fast sampling clock fsr synchronized with a reception LR clock LRr and having a predetermined frequency higher than the frequency of the reception LR clock LRr.
周期測定部１は、受信ＬＲクロックＬＲｒに同期しかつ受信ＬＲクロックＬＲｒの周波数より高い所定の周波数を有する高速サンプリングクロックｆｓｒを用いて、送信ＬＲクロックＬＲｓの周期を測定する。 - 特許庁 - In the demodulating device of a digital quadrature modulated signal, a clock which is synchronized with a timing synchronizing signal and whose frequency is higher than that of the timing synchronizing signal is used as a sampling clock at the time of sampling a PSK modulated signal.
デジタル直交変調信号の復調装置では、ＰＳＫ変調信号をサンプリングする際に、タイミング同期信号に同期していて、このタイミング同期信号よりも周波数が高いの周波数のクロックを、サンプリングクロックとして用いる。 - 特許庁 - Since the bit string acquisition part 18 performs sampling and bit shift on any one of rise or fall of the clock (CK) to be inputted, when the clock is inverted, sampling timing, consequently, reference timing of the synchronizing circuit 10 changes.
ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方でサンプリングおよびビットシフトを行うから、クロックが反転すると、サンプリングタイミングひいては同期回路１０の基準タイミングが変化する。 - 特許庁 - When selectors 6 and 7 input a regular phase sampling clock CLK to the A/D converter 1 and input a reverse phase sampling clock CLK' to the A/D converter 2, selectors 8 and 9 output the digital signals Sd3 and Sd4 as they are.
セレクタ６，７がＡ／Ｄ変換器１に正相サンプリングクロックＣＬＫを入力し、Ａ／Ｄ変換器２に逆相サンプリングクロックＣＬＫ′を入力したとき、セレクタ８，９はデジタル信号Ｓｄ３，Ｓｄ４をそのまま出力する。 - 特許庁 - The analog-to-digital converter 80 having its performance in the presence of clock noise interference improved is equipped with a sampling clock phase selecting circuit 85 and so controlled as to operate at optimum sampling time intervals against interference noise.
クロック雑音干渉が存在するときの性能を改善したアナログ／デジタルコンバータ（８０）は、サンプリングクロック位相選択回路（８５）を備え、干渉雑音に対して最適なサンプリング時間間隔でコンバータが動作できるように制御される。 - 特許庁 - When the selectors 6 and 7 input the reverse phase sampling clock CLK' to the A/D converter 1 and input the regular phase sampling clock CLK to the A/D converter 2, the selectors 8 and 9 exchange and output the digital signals Sd3 and Sd4.
セレクタ６，７がＡ／Ｄ変換器１に逆相サンプリングクロックＣＬＫ′を入力し、Ａ／Ｄ変換器２に正相サンプリングクロックＣＬＫを入力したとき、セレクタ８，９はデジタル信号Ｓｄ３，Ｓｄ４を入れ替えて出力する。 - 特許庁 - A parallel A/D conversion circuit comprises a plurality of comparators for comparing input signals in parallel, input signal wirings for distributing an input signal to the plurality of comparators, and a sampling clock distribution circuit for distributing a sampling clock for sampling the input signal for the plurality of comparators and determining distributing timing of the sampling clock in accordance with a delay of the input signal by the input signal wirings.
並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有している。 - 特許庁 - The clock signal generating section 1 applies frequency division to the horizontal synchronizing signal at the frequency division ratio set by the control section 5, to generate a clock signal and to give it to a sampling section 3.
クロック信号生成部１は、制御部５により設定された分周比で水平同期信号を分周してクロック信号を作成し、サンプリング部３に送る。 - 特許庁 - An interpolation part 8 samples in synchronous with a clock signal NCLK inputted from the clock generating part 29 based on the sampling data that has passed the clipping compensation part 7.
次に、補間部８は、クリッピング補償部７を通過したサンプリングデータに基づいて、クロック生成部２９から入力されるクロック信号ＮＣＬＫに同期してサンプリングする。 - 特許庁 - In a transmitting state, timing indicated by a delayed clock signal obtained by delaying a transmitting clock signal 101 is defined as the SP and the sampling circuit 205 samples the receiving signal 104.
送信状態では、送信クロック信号１０１が遅延した遅延クロック信号が示すタイミングをＳＰとし、サンプリング回路２０５が受信信号１０４をサンプリングする。 - 特許庁 - The transceiver generates synchronous transmission data dTXD synchronized to the bus clock BCK by additionally sampling the sampled data at the time of falling edge of the bus clock BCK.
そのサンプリングしたデータを、更に、バスクロックＢＣＫの立ち下がりエッジでサンプリングすることによって、バスクロックＢＣＫに同期した同期送信データｄＴＸＤを生成する。 - 特許庁 - To detect a phase of an input clock signal with a high phase resolution using a sampling clock signal as a reference in a digital phase detector available for a phase lock loop.
フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。 - 特許庁 - To stably conduct automatic phase adjustment for a dot clock the being a sampling clock of analog video signals without being adversely affected by noise components of the signals.
アナログ映像信号のノイズ成分に影響されることなく、アナログ映像信号のサンプリングクロックであるドットクロックの位相自動調整を安定した状態で行う。 - 特許庁 - The recorder CPU 14 receives the notification, raises an operation section instruction signal and inputs a sampling clock to the external clock input terminals 88 and 90 of both CPUs 12 and 14.
レコーダＣＰＵ１４は該通知を受けて動作区間指示信号を立ち上げ、サンプリングクロックを両ＣＰＵ１２，１４の外部クロック入力端子８８，９０に入力する。 - 特許庁 - To provide a clock switching circuit capable of supplying an exact sampling clock signal as associating it with jitter by reduction of the number of components or minimum improvement.
部品点数の削減または最小限の改良によりジッタに対応させながら、正確なサンプリングクロック信号を供給することができるクロック切替回路の提供。 - 特許庁 - The receiving circuit detects a clock for sampling the received serial data at an optimum position and outputs the data from the register circuit for latching the data sampled by the clock.
複数のクロックのうち、受信シリアルデータを最適な位置でサンプリングするクロックを検出し、そのクロックでサンプリングされたデータを保持するレジスタ回路からのデータを出力させる。 - 特許庁 - The A/D converter generates an internal clock using a symbol point and points before or after the symbol point as a sampling timing by the control of the clock control unit in the synchronization followup mode.
一方、Ａ／Ｄ変換器は、同期追従モードにおいて、クロック制御部の制御によりシンボル点とその前後各一点をサンプリングタイミングとする内部クロックを生成する。 - 特許庁 - An ESR signal corresponding to a frequency dividing ratio (multiplying ratio) is acquired with respect to one magnetic field sweep clock, by changing the frequency dividing ratio (multiplying ratio) of a magnetic field sweep clock and a sampling clock so as to integrate the ESR signal.
磁場掃引クロックとサンプリング・クロックの分周比（逓倍比）を変えることにより、１つの磁場掃引クロックに対して分周比分（逓倍比分）のＥＳＲ信号を取得して、ＥＳＲ信号を積算するようにした。 - 特許庁 - A clock phase control part 14a successively supplies a plurality of clock signals whose frequency is the same as that of the signal output of a GCA circuit 5, and whose phases are different from those of the signal output to an AD converter 6 as a sampling clock.
クロック位相制御部１４ａはＧＣＡ回路５の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を、ＡＤコンバータ６にサンプリングクロックとして順次供給する。 - 特許庁 - To shorten a synchronous pull-in time in response to a transmission path environment in a carrier reproduction and a sampling clock reproduction.
搬送波再生及びサンプリングクロック再生において、伝送路環境に応じて同期引き込み時間を短縮する。 - 特許庁 - To set delay time by unit finer than 1/2 unit of a period of a clock used for sampling in an FIR filter.
FIRフィルタにおいて、サンプリングに使用するクロックの周期の1/2単位よりも細かな単位で遅延時間を設定可能にする。 - 特許庁 - The DDS uses a high resolution, high sampling rate DAC to generate a sine wave that is converted to a digital clock.
ＤＤＳは、高分解能、高サンプリング・レートのＤＡＣを用いて正弦波を発生し、これをディジタル・クロックに変換する。 - 特許庁 - To provide a method for automatically adjusting a sampling clock phase with high precision in a short phase adjustment time.
位相調整時間が短く、精度の高いサンプリングクロック位相の自動調整方法を提供することを目的とする。 - 特許庁 - Time calibration processing for calibrating the internal clock of the slave station device is executed at a period that is shorter than a sampling period.
子局装置の内部時計を較正する時刻較正処理をサンプリング周期よりも短い周期で実施する。 - 特許庁 - To quickly eliminate influence of jitter in a clock signal while suppressing circuit size of a sampling frequency converting apparatus.
サンプリング周波数変換装置の回路規模を抑制しながらクロック信号のジッタの影響を迅速に解消する。 - 特許庁 - To correctly receive digital transmission data even when a phase shift takes place in a sampling clock in the case of receiving the digital transmission data.
ディジタル伝送データの受信において、サンプリングクロックに位相ずれが生じても、正しくデータを受信できるようにする。 - 特許庁 - Then a CC (Closed Caption) decoder 109 acquires a CC signal on the basis of the sampling clock and applies decode processing to the CC signal.
そしてＣＣデコーダ１０９において、サンプリングクロックに基づいてＣＣ信号が取得され、デコード処理が行われる。 - 特許庁 - To reduce unwanted radiation that is generated by a sampling clock when amplifying sound data on the basis of PWM modulation.
ＰＷＭ変調をもとに音声データを増幅するに際し、サンプリングクロックにより発生する不要輻射を低減する。 - 特許庁 - As a result, a sampling pulse (sam) having a pulse width longer than one cycle of the clock signal (CK, CKB) is produced.
これらの結果、パルス幅がクロック信号（ＣＫ、ＣＫＢ）の１周期よりも長いサンプリングパルス（ｓａｍ）が生成される。 - 特許庁 - To heighten a jitter tolerance by stabilizing adjustment of a phase of a sampling clock near a lock point and control of an equalizer part.
ロックポイント付近におけるサンプリングクロックの位相の調整と、イコライザ部の制御とを安定させ、ジッタトレランスを高める。 - 特許庁 - A constant voltage circuit 70 operates in the 'H' level period of the sampling clock CKs, and stops its operation in the 'L' level period.
定電圧回路７０はサンプリングクロックＣＫｓの“Ｈ”レベル期間中動作し、“Ｌ”レベル期間中動作を停止する。 - 特許庁 - The input data signal is sampled in a sampling clock rate by a glitch detector to generate a sequence of input data samples.
入力データ信号は、このサンプリングクロックレートでグリッチフィルタでサンプリングされて、入力データサンプルのシーケンスが生成される。 - 特許庁 - Then, the pulse width of the sampling pulses SAM1 to SAM5 is changed in accordance with the duty ratio of the clock signal ck/ckb.
これらサンプリングパルスＳＡＭ１〜５のパルス幅は、上記クロック信号ｃｋ・ｃｋｂのデューティ比に応じて変化する。 - 特許庁 - The delay section 110 adjusts a sampling timing on the basis of the reception clock CL in response to the calculated delay amount.
遅延部１１０は、算出された遅延量に応じて、受信用クロックＣＬに基づくサンプリングのタイミングを調整する。 - 特許庁 - To provide a signal processing method and circuit, adjusting the phase of a sampling clock without depending upon a signal waveform.
信号波形に依存せず、サンプリングクロックの位相を調整することが可能な信号処理方法及び回路を提供する。 - 特許庁 - A symbol timing reproduction/segment sync reproduction circuit network supplies a sampling clock which is properly synchronized to the AD converter 19.
シンボルタイミング再生及びセグメントシンク再生回路網は適切に同期したサンプリングクロックをAD変換器に供給する。 - 特許庁 - A/D converters 1, 2 convert analog signals to digital signals according to the sampling clocks from a clock generator unit 8.
Ａ／Ｄ変換器１，２は、クロック発生装置８からのサンプリングクロックに基づいてアナログ信号をデジタル信号に変換する。 - 特許庁 - A low pulse counter 2 becomes enable when the DC impulse signal becomes low, and counts the DC impulse signal with the sampling clock.
Lowパルスカウンタ２は、直流インパルス信号がLow時にイネーブルになり、サンプリングクロックで直流インパルス信号をカウントする。 - 特許庁 - The OFDM receiver 1 samples the OFDM signal with an asynchronous sampling clock to convert the OFDM signal into digital data.
ＯＦＤＭ受信装置１では、ＯＦＤＭ信号を非同期のサンプリングクロックでサンプリングしてデジタルデータに変換する。 - 特許庁 - A cycle counter 64 counts this signal S1 and is reset in sampling cycles based upon the word clock WCK.
サイクルカウンタ６４はこの信号Ｓ１をカウントするとともに、ワードクロックＷＣＫに基づくサンプリング周期でリセットされる。 - 特許庁 - An edge detection circuit 2 detects a leading edge S5 of the unipolar signal S2 by oversampling the sampling clock S3.
エッジ検出回路２はサンプリングクロックＳ３のオーバーサンプリングによってユニポーラ信号Ｓ２の立ち上がりエッジＳ５を検出する。 - 特許庁 - An AD converter performs AD conversion in synchronism with the sampling clock with a resolution specified by the resolution control signal.
ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行う。 - 特許庁 - When the detection circuit 100 informs the sampling circuit 90 about the preamble error by data sampled at either of a leading edge and a trailing edge of the clock, the sampling circuit 90 outputs the data sampled by the other edge as sampling data SPD.
サンプリング回路９０は、クロックの立ち上がりエッジ及び立ち下がりエッジの一方のエッジでサンプリングされたデータについてプリアンブルエラーが通知された場合には、他方のエッジでサンプリングされたデータをサンプリングデータＳＰＤとして出力する。 - 特許庁 - This waveform shaping circuit includes a feedback clock sampling circuit 14 which compares the phase of a reference clock CLKS with the phase of an output signal (feedback clock CLKR) and decides whether the leading edge (a) of the clock CLKS.
波形整形回路は、基準クロックCLK_Sの位相と出力信号（帰還クロックCLK_R）の位相とを比較し、基準クロックCLK_Sの立上がりエッジａを、帰還クロックCLK_Rの立上がりエッジｂ及び立下がりエッジｄのいずれに合わせ込むかを判定する帰還クロックサンプリング回路１４を有している。 - 特許庁 - To provide an image coding/decoding device that carries out sampling with a sampling clock recovered with high accuracy on the basis of frequency or phase information sent from a transmitter side.
送信側から送られてくる周波数又は位相情報に基づき、高精度で再生された標本化クロックにより標本化される画像符号化復号化装置を提供する。 - 特許庁 - Immediately after a peak value of a received signal from an object of distance measurement O is detected, or after a few times later sampling with a sample clock, a sample hold circuit 10 stops sampling.
距離測定対象物０からの受信信号のピーク値が検出された直後または数回後のサンプルクロックによるサンプリングを最後にサンプルホールド回路１０はサンプリングを停止する。 - 特許庁 - A horizontal driving circuit 17 transfers a start pulse based on a clock signal, sequentially generates sampling pulses to successively drive sampling switch groups 23 and writes video signals to pixels 11.
水平駆動回路１７はクロック信号に基づいてスタートパルスを転送し、サンプリングパルスを順次発生してサンプリングスイッチ群２３を順に駆動し、画素１１に映像信号を書き込む。 - 特許庁 - When A/D converting a signal that requires a sampling frequency lower than an operating frequency of the A/D converter is A/D converted, oversampling is performed by generating an n-times ((n) is a natural number) sampling clock.
そのA/D変換器の動作周波数に満たないサンプリング周波数を要する信号をアナログ／ディジタル変換する場合は、n倍（nは自然数）のサンプリングクロックを生成しオーバーサンプリングを行う。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
