「sampling clock」を含む例文一覧(777)
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ＩＦ信号をＡ／Ｄ変換させるサンプリングクロックに同期した高速クロックfhとＤＳＰから得られるシンボル同期信号faを取り込んで、そのシンボル同期信号faに同期したビット同期クロックfbとシリアルＡ／Ｄ変換用のサンプリングクロックfsを生成する。 - 特許庁 - The clock system for an optical fiber gyroscope includes the clock highly tunable for bias modulation, and the separate asynchronous high-speed clock for sampling a photodetector.
光ファイバ・ジャイロスコープのためのクロック・システムは、バイアス変調用の高度にチューン可能なクロックと、光検出器のサンプリング用の別個の非同期の高速クロックとを含む。 - 特許庁 - A CDR circuit 1 is equipped with a phase comparator 11, a CRF (Clock Recover Filter) circuit 12, a register & counter 13, a phase interpolator 14 (PI: Phase Interpolator), a clock selector 15, and a sampling circuit 16.
CDR回路１は、位相比較器１１と、CRF（Clock Recover Filter）回路１２と、レジスタ＆カウンタ１３と、位相調整器１４（PI：Phase Interpolator）と、クロック選択器１５と、サンプリング回路１６とを有する。 - 特許庁 - In a method for transmitting data, a data transmitter and a data receiver are provided with external clock receiving parts for respectively receiving a clock signal from the outside and sampling clock generating parts for generating a sampling clock for a predetermined frequency on the basis of the clock signal received by the external clock receiving part, wherein the accuracy of external clocks received by the respective external clock receiving parts coincide with each other.
データ伝送方法は、データ送信装置およびデータ受信装置が、それぞれ外部からのクロック信号を受信する外部クロック受信部と、外部クロック受信部で受信したクロック信号に基づいて所定周波数のサンプリングクロックを生成するサンプリングクロック生成部とを備え、それぞれの外部クロック受信部が受信する外部クロックの精度が一致していることを特徴とする。 - 特許庁 - This device generates a sampling clock of a small fraction of cycle of the symbol clock of the modulation signal received by radio, samples prescribed bit data from the modulation signal with the sampling clock cycle and establishes frame synchronization in accordance with the bit data.
無線受信する変調信号のシンボルクロックの数分の一の周期のサンプリングクロックを生成し、このサンプリングクロックの周期で変調信号から所定のビットデータをサンプリングし、このビットデータに対応してフレーム同期を確立する。 - 特許庁 - To optimize a phase of a clock by automatically generating a sampling clock of a cycle matching with pixel intervals of a video signal composed of the pixels in a sampling clock control circuit used for a video display device.
映像表示装置に使用されるサンプリングクロック制御回路において、画素により構成された映像信号の画素間隔に一致した周期のサンプリングクロックを自動的に発生させ、クロックの位相を最適にすることを目的とする。 - 特許庁 - To provide a clock asynchronous switching device capable of preventing the generation of hazard noise in the case of a system switching even when a sampling clock sampling the clock field is not synchronized in an ACTIVE system and a STANDBY system.
クロックフィールドをサンプリングするサンプリングクロックがＡＣＴＩＶＥ系とＳＴＡＮＤＢＹ系とで同期が取れていない場合でも、系切替時におけるハザードノイズの発生を防止することが可能なクロック非同期切替装置の提供。 - 特許庁 - The drive circuit or the detection circuit includes a sampling point adjustment circuit which adjusts the phase of a clock for use in sampling of the discrete-time filter and adjusts a sampling point in the discrete-time filter.
駆動回路又は検出回路は、離散時間型フィルタのサンプリング用のクロックの位相を調整し、離散時間型フィルタでのサンプリング点を調整するサンプリング点調整回路を含む。 - 特許庁 - A clock generating circuit 11 generates a signal with a frequency twice that of the FFT sampling clock, that is, four times that of the 2nd intermediate frequency.
クロック発生回路１１は、FFT標本化クロックの２倍、すなわち、第２の中間周波数の４倍の周波数の信号を発生する。 - 特許庁 - Sample-holding sections 15, 16 use the clock signal CLK to carry out sampling and holding and to delay the baseband signals SIa, SQa for one symbol clock.
サンプルホールド部１５，１６は、クロック信号ＣＬＫを用いてサンプルホールドを行い、ベースバンド信号ＳＩa，ＳＱaを１シンボルクロック分遅延する。 - 特許庁 - The generated clock signal is added to the specified clock signal output to a sampling circuit 4 and is output from the oscillation circuit 5.
生成されたクロック信号は、サンプリング回路４に出力されて発振回路５より出力された規定のクロック信号に加算される。 - 特許庁 - SYSTEM AND METHOD FOR ADJUSTING DELAY QUANTITY OF SAMPLING CLOCK OF VIDEO SIGNAL AND RECORDING MEDIUM
映像信号のサンプリングクロックのディレイ量調整システム、ディレイ量調整方法および記録媒体 - 特許庁 - MATRIX TYPE DISPLAY DEVICE AND METHOD OF AUTOMATIC ADJUSTMENT OF SAMPLING CLOCK IN MATRIX TYPE DISPLAY DEVICE
マトリクス型ディスプレイ装置およびマトリクス型ディスプレイ装置におけるサンプリングクロック自動調整方法 - 特許庁 - The sampler samples serial data in response to a recovery clock signal to generate a serial sampling pulse.
サンプラは復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成する。 - 特許庁 - TEST OF TESTED DEVICE BY SAMPLING CLOCK AND DATA SIGNAL OF TESTED DEVICE
被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること - 特許庁 - Using this procedure, the sampling clock becomes surely asynchronous with the frequency of the measuring clocking signal.
これによりサンプリング・クロックが測定されるクロッキング信号の周波数と確実に非同期となる。 - 特許庁 - A generating part 22 generates a plurality of sampling clocks with different phases from a driving clock.
発生部２２は、駆動クロックから、互いに位相の異なる複数のサンプリングクロックを生成する。 - 特許庁 - Synchronously with the reproduced transmission clock signal, the digital audio data are inputted to a sampling rate converter 66.
デジタル音声データが、再生伝送クロック信号に同期して、サンプリングレートコンバータ66に入力される。 - 特許庁 - The sampling circuit 530 takes in and outputs an output from the memory 300 at timing of the delayed clock.
サンプリング回路530は、メモリ300からの出力を前記遅延クロックのタイミングで取り込んで出力する。 - 特許庁 - Furthermore, common sampling clock signals CLK are input to the respective A/D converters (1), (2).
また、各Ａ／Ｄコンバータ（１）、（２）には共通のサンプリング用のクロック信号ＣＬＫを入力する。 - 特許庁 - Furthermore, frequencies of sampling clocks 71-73 generated from the system clock 70 are switched.
また、システムクロック７０から生成されるサンプリングクロック７１〜７３の周波数が切り替えられる。 - 特許庁 - To automatically adjust the phase of a sampling clock at low cost without increasing the operating frequency of the circuit.
回路の動作周波数を上げることなく、安価にサンプリングクロックの位相を自動調整する。 - 特許庁 - The first sampling circuit samples a logical state of input data in response to the first edge of the first clock signal and maintains the result of the sampling.
第１サンプリング回路は、第１クロック信号の第１エッジに応答して入力データの論理状態をサンプリングしてサンプリング結果を維持する。 - 特許庁 - To reduce the power consumption of a data sampling unit for selecting a phase of a clock signal which is suitable for the sampling of payload data via an input interface.
入力インタフェースでペイロードデータのサンプリングに適切なクロック信号の位相を選択するデータサンプリングユニットの消費電力を低減する。 - 特許庁 - For phase adjustment, the I data clock and the Q data clock are compared by an XOR, the result is sampled by another phase clock asynchronous with the data clock, and the frequency of a sampling value=0 and the frequency of a sampling value=1 are respectively counted to determine a phase shift of the data clocks from the counts.
位相を合わせるにあたり、IデータクロックとQデータクロックとをXORで比較し、その結果をデータクロックとは非同期の別の位相クロックでサンプリングし、サンプリング値が０である回数、１である回数を夫々カウントして、それらのカウント値からデータクロックの位相ずれを判断する。 - 特許庁 - To provide an externally synchronized sampling apparatus and an externally synchronized sampling method for suppressing attenuation of an external synchronizing clock signal, so as to be capable of preventing intrusion of noise during synchronization processing in the case of sampling a circuit in a measurement instrument at an external synchronizing clock.
外部同期クロックによって、計測機器内の被サンプリング回路をサンプリングする際に外部同期クロック信号の減衰を抑え、同期処理中のノイズの混入を防止可能な外部同期サンプリング装置及び外部同期サンプリング方法を得る。 - 特許庁 - A data sampling part 130 samples the high-speed serial signal received by a receiver 110 on the basis of a sampling clock generated by a sampling clock generation part 120, and a characteristic detection part 140 detects the characteristic of the receiver 110 on the basis of the obtained data.
レシーバ１１０が受信した高速シリアル信号を、データサンプリング部１３０が、サンプリングクロック生成部１２０の生成するサンプリングクロックに基づいてサンプリングし、得られたデータに基づいて、特性検出部１４０がレシーバ１１０の特性を検出する。 - 特許庁 - The sampling clock signal s2 is quantized by an A/D converter 25 on the basis of the sampling clock signal d3, is subsequently subjected to maximum likelihood decoding by a decoder 31 and outputted as reproduced data.
等化信号ｓ２は、サンプリングクロック信号ｄ３に基づいて、Ａ／Ｄ変換器２５によって量子化された後、復号器３１によって最尤復号されて再生データとして出力される。 - 特許庁 - A first sampling value sampled by the first PLL clock and a second sampling value sampled by the second PLL clock at respective identification points are selectively used to execute maximum likelihood decoding.
そして、各データ識別点において第１のＰＬＬクロックにてサンプリングされた第１のサンプリング値、第２のＰＬＬクロックにてサンプリングされた第２のサンプリング値を選択的に使用して最尤復号を行う。 - 特許庁 - A sound generating channel clock control part 231 and a DSP clock control part 322 output mask signals Sa-Sd for masking the clock signal ϕ only for a period when the clock signal is actually not used in each sampling period.
発音チャンネルクロック制御部２３１およびＤＳＰクロック制御部２３２は、各サンプリング周期において実際に使用されていない期間だけクロック信号φをマスクするマスク信号Ｓa〜Ｓdを出力する。 - 特許庁 - To make input data subject to sampling conversion for outputting so as to be synchronized with the clock of a frequency which is supplied to a clock source different from an input clock, and not a rational multiple of the frequency of the input clock.
入力クロックとは異なるクロック源から供給される，入力クロックの周波数の有理数倍でない周波数をもつクロックに同期するように入力データをサンプリング変換して出力する。 - 特許庁 - Various clocks such as a sampling clock and a data clock of the receiver are generated by phase-locking an output oscillated frequency of a local oscillator 24.
受信装置のサンプリングクロック、データクロック等の各種のクロックを局部発振器２４の出力発振周波数に位相ロックさせて発生する。 - 特許庁 - To provide a clock control circuit which automatically adjusts the phase of a sampling clock that samples a personal computer signal to an optimum phase.
パソコン信号をサンプリングするサンプリングクロックの位相を自動的に最適な位相に調整することができるクロック制御回路を提供する。 - 特許庁 - A pulse width detecting means 2 takes in a clock signal CLK from the CR oscillator 1, generates a high-level width sampling signal HCK of the clock signal CLK and a low-level width sample signal LCK with a high- frequency sampling clock SCLK.
パルス幅検出手段２は、ＣＲ発振器１からクロック信号ＣＬＫを取り込み，高い周波数のサンプリングクロックＳＣＬＫでクロック信号ＣＬＫのハイレベル幅のサンプリング信号ＨＣＫとローレベル幅のサンプリング信号ＬＣＫを生成する。 - 特許庁 - The method includes re-sampling luminance and chrominance data in a re-sampling module to convert the luminance and chrominance data in a 27 MHz clock domain to be in an input clock domain other than 27 MHz of an input clock of the video-capturing device.
方法はリサンプリング・モジュールで輝度データおよび色差データをリサンプルし、２７ＭＨｚクロック領域における輝度データおよび色差データをビデオ取り込み装置の入力クロックの２７ＭＨｚ以外の領域にあるように変換することを含む。 - 特許庁 - To provide a transceiver supplied with transmission data asynchronously to a clock used for sampling, capable of correct sampling of transmission data signal level.
サンプリングに使用するクロックとは非同期に送信データが供給されるトランシーバにおいて、送信データの信号レベルを正しくサンプリングできるようにする。 - 特許庁 - In the meantime, a sampling timer AE receives the start bit length and generates a sampling clock 19 placed in the center after a succeeding bit by using a 1/2 bit length for a start point.
一方、スタートビット長はサンプリングタイマAEに入力され、その１／２ビット長を起点として次ビット以降の中央に位置するサンプリングクロック19を生成する。 - 特許庁 - The microcomputer is equipped with: an oscillation circuit 10; a sampling circuit 103; a sampling clock circuit 106; and an abnormality confirmation circuit 107.
本発明の一態様に係るマイクロコンピュータは、発振回路１０１、サンプリング回路１０３、サンプリングクロック回路１０６、異常確認回路１０７を備える。 - 特許庁 - To provide a sampling clock regenerating circuit capable of converging a sampling frequency generated on a reception side to desired accuracy in a short time.
受信側で発生される標本化周波数を短時間に所望の精度に収束させることができる標本化クロック再生回路を提供することである。 - 特許庁 - The secondary sampling circuit 104 performs sampling with a recovered clock to sample data having the maximum SN, and outputs the resulting data to a demodulating circuit 110.
２次サンプリング回路１０４では、再生クロックでサンプリングすることによりＳＮ比が最大となるデータをサンプリングして復調回路１１０に出力する。 - 特許庁 - Thus, jitter caused by a little deviation between the sampling clock SL and the master clockΦp is removed.
これにより、サンプリング信号ＳＬとマスタークロックΦｐの僅かなずれによって生じるジッタを除去する。 - 特許庁 - To reduce a rate of change of a sampling frequency without heightening a frequency of a reference clock.
基準クロックの周波数を高くすることなく、サンプリング周波数の変化率を小さく設定する。 - 特許庁 - The cycle of the sampling clock CKs is made short, and the variation of the voltage Vreg is reduced.
しかし、サンプリングクロックＣＫｓの周期は短いので、電圧Ｖｒｅｇの変動幅は抑圧される。 - 特許庁 - A frequency ratio detector 4 detects the ratio of the sampling rate of the clock signal fx to that of an output signal.
周波数比検出器４がクロック信号fxと出力信号のサンプリングレートの比を検出する。 - 特許庁 - The sampling circuit 4 samples a demodulated waveform, in accordance with the clock signal added by this manner.
サンプリング回路４は、このようにして加算されたクロック信号に従って復調波形のサンプリングを行う。 - 特許庁 - To eliminate a phase shift between a reference signal and a sampling clock, and acquire digital signals closer to original signals.
基準信号とサンプリングクロックとの位相のずれをなくし、より原信号に近いディジタル信号を得ること。 - 特許庁 - To measure the waveform of an input optical signal by sampling the high-speed input optical signal by an optical clock.
高速な入力光信号を光クロックでサンプリングして、入力光信号の波形を測定する。 - 特許庁 - To provide a performance monitor circuit capable of specifying a sampling interval by clock cycle and a method thereof.
サンプリング間隔をクロック・サイクル単位で指定できる性能モニタ回路及びその方法を提供する。 - 特許庁 - To provide a delay quantity adjustment system and a delay quantity adjusting method for sampling clock of a video signal, which can maintain the number of steps of the phase adjustment of the sampling lock at a fixed level whatever the frequency the sampling clock may be.
本発明は、サンプリングクロックがどのような周波数でもサンプリングクロックの位相調整のステップ数を一定に保つことができる映像信号のサンプリングクロックのディレイ量調整システム、ディレイ量調整方法および記録媒体を提供することを課題とする。 - 特許庁 - In this sampling digitizer equipped with a sampling head 11, a clock generation part 12, a waveform digitizer 13, and a timing control circuit 15, a comparator 21 is installed on the output side of the sampling head, and sampling data are supplied to one input terminal of the comparator.
サンプリングヘッド１１と、クロック発生部１２と、波形デジタイザ１３と、タイミング制御回路１５とを具備するサンプリングデジタイザにおいて、サンプリングヘッドの出力側にコンパレータ２１を設け、サンプリングデータをコンパレータの一方の入力端子に供給する。 - 特許庁
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