「system clock」を含む例文一覧(2171)
＜前へ 1 2 .... 34 35 36 37 38 39 40 41 42 43 44 次へ＞- A clock signal CLK'[1] is output from a common control unit CCTLU to a PWM loading-type drive unit PSIP[1] having a reverse current detection circuit RIDET[1] in addition to a peak current control system, for example.
例えば、ピーク電流制御方式に加えて、逆電流検出回路ＲＩＤＥＴ［１］を備えたＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］に対して、共通制御ユニットＣＣＴＬＵより、クロック信号ＣＬＫ’［１］が出力される。 - 特許庁 - Digital signals converted to digital data by an A/D converter 32, the output signal of a TCXO 21 through a buffer amplifier 33 and the output signal of a system clock generating circuit 26 for A/D conversion are outputted from an external interface part 50.
外部インターフェース部５０から、Ａ／Ｄコンバータ３２によりデジタルデータ変換されたデジタル信号と、バッファアンプ３３を介してＴＣＸＯ２１の出力信号と、Ａ／Ｄ変換用システムクロック発生回路２６の出力信号が出力されている。 - 特許庁 - Moreover, the system can control both playback speed of music data and the moving image data in real time by allowing a user to operate an operation element TM for designating the performed tempo of music and by inputting a tempo clock corresponding to the operated position of the operation element.
さらに、音楽の演奏テンポを指示するための操作子ＴＭをユーザによって操作し、操作子の操作位置に応じたテンポクロックを入力することにより、音楽データ及び動画データの両方の再生速度をリアルタイムに制御することができる。 - 特許庁 - To reduce an RDS(Radio Data System) data reception processing time required for an interruption processing synchronously with a trailing of a clock signal received from an RDS decode integrated circuit when an FM stereo broadcasting station exists and no RDS signal is available.
ＦＭステレオ放送局が有ってＲＤＳ信号が無い状態において、ＲＤＳデーコード集積回路より入力されるクロック信号の立ち下がりに同期した割り込み処理であるＲＤＳデータ受信処理時間を短縮する。 - 特許庁 - To provide a clock switching system for controlling the transfer of data according to data transmission permission rwo and data reception transmission rro wherein, even when any meta stable state is generated inside, stable data transfer can be always realized by absorbing the influence.
データ送信許可ｒｗｏ及びデータ受信許可ｒｒｏによりデータの転送を制御するクロック乗り換えシステムにおいて、内部でメタステーブルの状態が生じたとしても、その影響を吸収して常に安定したデータ転送を実現する。 - 特許庁 - When the clocking of the system clock 22 is invalid, and when the content information is out of the regeneration expiration date, the regeneration of the content information is not performed, and a message of this effect is generated and displayed on a display part 15.
一方、上記システム時計２２の計時時刻が無効だった場合、及びコンテンツ情報が再生有効期限外だった場合には、コンテンツ情報の再生を行わずにその旨のメッセージを生成して表示部１５に表示するようにしたものである。 - 特許庁 - To provide an integrated circuit, and a design system for its circuit and test data (clock timing), for reducing an effect of LSI operation on delay time or instantaneous power consumption owing to a shift operation in performing LSI test without causing a load on a chip area.
ＬＳＩの動作時の遅延時間への影響や、チップ面積への負担を伴うことなくＬＳＩテスト時のシフト動作の瞬時的な消費電力を低減する、集積回路とその回路やテストデータ（クロックタイミング）設計システムを提供する。 - 特許庁 - In order to measure a pulse interval for encoding data information by utilizing a high frequency signal always existing in a current system as a logic clock independent of a coded data signal, an edge detector 10 generates an edge pulse when the coded signal is transited.
コード化データ信号から独立したロジック・クロックとして現在のシステムに常に存在する高周波信号を利用し、データ情報をエンコードするパルス間隔を計測するため、エッジ検出器１０により、コード化信号の遷移時にエッジ・パルスを生成する。 - 特許庁 - To provide a simulation device capable of making simulation time shorter than the time required for conventional cycle-based simulations when a system including a first and a second circuit block operating on the basis of periodic clock input is simulated.
周期的なクロック入力に基づいてそれぞれ動作する第１回路ブロックと第２回路ブロックとを含むシステムをシミュレーションする場合に、従来のサイクルベースシミュレーションよりシミュレーション実行時間を短縮することができるシミュレーション装置を提供する。 - 特許庁 - In addition, since the readout of the n-bit parallel data #1-#n synchronized to a system clock clk can be started not from the data of the leading bit #1, but from that of the next bit #2, the outputting timing of the data #2-#n of the bits after the leading bit also becomes earlier.
さらに、システムクロックｃｌｋに同期したｎビットのパラレルデータの読み出しを先頭ビットからではなく先頭ビットの次のビットのデータから行なうことができるため、先頭ビット以降のビットのデータ＃２〜＃ｎの信号が出力されるタイミングも早まる。 - 特許庁 - Then, the memory system is provided with the ECC (error correction code) combination logical circuit (20) coupled with the plurality of memory storage elements and can be operated so as to detect and correct the error of the data read from the plurality of memory storage elements (28) by less than three clock cycles.
そして、複数のメモリ記憶素子に連結されたＥＣＣ（誤り訂正コード）組み合わせ論理回路（２０）を備え、３クロックサイクル未満で、複数のメモリ記憶素子（２８）から読み出したデータのエラーを検出し修正するように動作可能である。 - 特許庁 - To prevent interference of wobble signals from both side groups for the land track when a groove is wobbled to control the disk rotation and to generate a clock signal, in an optical disk of a land/groove recording system having a pre-format ID for each sector.
セクタ毎にプリフォーマットＩＤを有するランド／グルーブ記録方式の光ディスクにおいて、ディスク回転制御やクロック信号生成のためにグルーブをウォブルさせたときに、ランドトラックに対する両側グルーブからのウォブル信号の混信を防ぐ。 - 特許庁 - To achieve speeding up of tAA without increasing a circuit scale in a semiconductor memory device sharing a control system during CL6 (CAS latency 6) with CL5 (CAS latency 5) and having an output configuration of "CL5+1 clock cycle" only during CL6.
ＣＬ６（ＣＡＳレイテンシ６）時における制御方式をＣＬ５（ＣＡＳレイテンシ５）と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、回路規模を大きくせずに、ｔＡＡの高速化を図る。 - 特許庁 - This communication equipment is provided with a GPS(global positioning system) receiver (standard frequency signal generator 17) in both transmitter and receiver and generates carrier signals 22 and clock signals 21 based on a C/A code included in GPS signals received by the GPS receiver.
送信機・受信機ともにＧＰＳ受信機（標準周波数信号発生装置１７）を備え、ＧＰＳ受信機が受信するＧＰＳ信号に含まれるＣ／Ａコードに基づいてキャリア信号２２およびクロック信号２１を生成する。 - 特許庁 - To enable the adaptation to the formation of an ASIC system, to eliminate the necessity of a high speed clock and to reduce the use number of gates.
ＡＳＩＣ化に適合し、高速クロックを必要とせず、使用ゲート数を低減することができるサーマルヘッドの駆動制御装置、駆動制御方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体を提供すること。 - 特許庁 - A DCXO 14 outputs a system clock clk as a reference signal to a phase generation circuit 5 so as to synchronize with a reference time code extracted from an MPEG decoder 12, and outputs a phase adjustment signal pase-shift at a predetermined timing.
ＭＰＥＧデコーダ１２から抽出された基準時刻コードに位相同期するようにＤＣＸＯ１４は基準信号としてのシステムクロックｃｌｋを位相生成回路５に出力すると共に、所定のタイミングで位相調整信号pase-shiftを出力する。 - 特許庁 - To provide a low-cost, easily packaged and fully self-contained data rate detector and a method of data rate autodetection that allows selection of the data rate of an incoming data signal without an external control signal or complicated clock recovery system.
低コストで実装し易く完全に自立式のデータ速度検出器、ならびに外部制御信号や複雑なクロック回復方式なしに着信デジタル信号のデータ速度の選択を可能にするデータ速度自動検出方法を提供すること。 - 特許庁 - The host computer 10 writes valid data transferred from the memory controller 20 in the first data buffer, transfers a write burst data block to the second data buffer to write it and outputs the write burst data block to the system bus 11 in a valid data transfer clock cycle.
ホストコンピュータは、メモリコントローラから転送される有効データを第１のデータバッファに書き込み、ライトバーストデータブロックを第２のデータバッファに転送して書き込み、かつライトバーストデータブロックを有効データ転送クロックサイクルにシステムバスに出力する。 - 特許庁 - A clock 1S of a frequency f_0 is impressed from the oscillator 1 of the lighting circuit 6 to a terminal CP of the system control part 7 in the converting circuit 10, and the lighting circuit 6 is controlled synchronously with the driving signals of the image sensors 8B, 8G and 8R.
点灯回路６の発振器１からは、変換回路１０のシステム制御部７の端子ＣＰに周波数ｆ０のクロック１Ｓが印加されていて、イメージセンサ８Ｂ、８Ｇ、８Ｒの駆動信号に同期して前記点灯回路６が制御される。 - 特許庁 - Rate detection circuits 19-22 calculate the transmission rate of each channel based on the system clock from a frame counter 31, outputs from flip-flop circuits 11-14 and outputs from AND circuits 15-18, detects channel information and outputs.
レート検出回路１９〜２２各々はフレームカウンタ３１からのシステムクロックとフリップフロップ回路１１〜１４からの出力とアンド回路１５〜１８からの出力とを基に各チャネルの伝送速度を算出し、回線情報を検出して出力する。 - 特許庁 - To improve accuracy of measuring a cycle of a wobble signal by shortening a necessary recovery time at the time of re-synchronizing a reproduction clock with the reproduction data of a disk recorded by a phase modulated wobble system in a PLL circuit of an information recording and reproducing device.
情報記録再生装置のＰＬＬ回路において、位相変調ウォブル方式で記録されたディスクの再生データに再生クロックを再同期させるときの回復に要する時間を短かくし、ウォブル信号の周期の測定精度を向上させる。 - 特許庁 - To provide a time synchronization method, in which, among a plurality of number of terminals linked with each other over a network, when system such as GPS or a radio clock can not be used, time synchronization between a main station terminal and a receiving terminal is performed accurately in a short time.
ネットワーク上でリンクされた複数の端末間において、ＧＰＳあるいは電波時計などのシステム利用不可時に、短時間で且つ高精度に主局端末と受信端末間の時刻同期が行える時刻同期方法を提供する。 - 特許庁 - To provide an image processing system, etc. which can execute image processing according to various image modes in a state of simplifying a configuration of an image processing circuit and that of an output circuit for outputting a reference clock or the like to the image processing circuit.
画像処理回路と当該画像処理回路に基準クロック等を出力する出力回路の構成を簡素化した状態で、種々の画像モードに応じて画像処理を実行することが可能な画像処理システム等を提供すること。 - 特許庁 - To improve reduction in power supply voltage and resulting operation stop state, as seen in a conventional small electronic clock that includes a charging system such as a solar panel, and regularly activates a long reception mode for retrieving plural sets of information at one time when it cannot receive a signal from a GPS satellite, i.e., where the clock is placed indoors, and charging with a solar panel is not enough.
従来例においては、小型の電子時計の場合、ソーラーパネルなどによる充電システムが搭載され、ＧＰＳ衛星が受信できない状況、つまり、屋内に配置されることで、かつソーラーパネルによる充電が十分でない状況下において複数の情報を一度に取得する長時間受信モードを定期的に動作させることで、電源電圧が低下し、動作停止状態になってしまう。 - 特許庁 - In the communication system serially transmitting data generated at the slave part asynchronously with the operation of the master part to the master part, a data transmission request from the slave parts is transmitted to the master part, which transmits the clock signal for synchronous communication to the slave parts based on the transmission request, and the slave parts transmit the data to the master part in synchronism with the clock signal.
マスター部の動作とは非同期的にスレーブ部で発生するデータをシリアルにマスター部に送信する通信システムにおいて、前記スレーブ部からのデータ送信要求を非同期的に前期マスター部に送信し、前記マスター部はこの送信要求に基づいて同期通信用クロック信号を前記スレーブ部に送信し、前記スレーブ部は、前記クロック信号に同期して前記データを前記マスター部に送信する。 - 特許庁 - In the method for cutting a laser-recordable light-sensitive film provided on a substrate by using a laser controlled by a modulated signal, an original oscillation frequency generated from a high precision frequency oscillator is directly used as a clock without converting the frequency, and the cutting is carried out at a speed determined from the clock and the modulation system of the modulated signal.
基盤上に設けられたレーザにより記録可能な感光膜に、変調信号により制御されたレーザによりカッティングする方法であって、該カッティングを、高精度周波数発振器から発生する原発振周波数を周波数変換することなくクロックとして直接用い、このクロックと前記変調信号の変調方式とから決定される速度で行うことを特徴とするカッティング方法。 - 特許庁 - An MPEG 2 TS multiplexer 100 (STC generating circuit 110) again generates a system time clock (STC) on the basis of first program reference time information received first after a lapse of a prescribed time when a reception time interval of the first program clock reference information (PCR) included in a received audio video signal (MPEG-2 TS) reaches a prescribed time or over.
本発明に係るＭＰＥＧ２ ＴＳ多重装置１００（ＳＴＣ生成回路１１０）は、受信した音声映像信号（ＭＰＥＧ−２ ＴＳ）に含まれる第１のプログラム参照時刻情報（ＰＣＲ）の受信間隔が所定の時間以上となった場合、所定の時間経過後において最初に受信した第１のプログラム参照時刻情報に基づいて、システム基準時刻（ＳＴＣ）を生成し直す。 - 特許庁 - The signal transmission system includes: an information processor which encodes transmission data into a code not including a DC component and having the polarity inverted at every half period of a clock and superposes the code on a DC supply power to transmit the code; and the interface device which detects a polarity inversion period of a signal received from the information processor and is capable of reproducing the clock on the basis of the detection result.
直流成分を含まず、かつ、クロックの半周期毎に極性が反転する符号に送信データを符号化し、直流電源に重畳して伝送する情報処理装置と、情報処理装置から受信した信号の極性反転周期を検出し、検出結果に基づいてクロックを再生することが可能なインターフェース装置と、を有する信号伝送システムが提供される。 - 特許庁 - A device which generates synchronism of signals of intermediate layers like a transport layer or multiple layers of a compressed multilayer video signal includes a counter 23 which responds to a system clock 22 at an encoding terminal of a system, and a counted value is embedded in a signal of the transport layer by a processing device 13 according to a predetermined schedule.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - To prevent the occurrence of interlace-specific comb noise in an imaging apparatus wherein image data is fetched from an image sensor at a frame frequency out of the frame frequency of the NTSC system, progressively written into a frame memory, and read out in an interlaced manner, and also to provide a low-cost imaging apparatus because a clock oscillator is mounted as the only oscillator according to the NTSC system.
ＮＴＳＣ方式のフレーム周波数から外したフレーム周波数で撮像素子から画像データを取り込み、フレームメモリにプログレッシブで書込み、インタレースで読み出す撮像装置におけるインタレース特有のコムノイズの発生を防止、また、実装するクロック発振器はＮＴＳＣ方式対応の発振器のみとして、低コストな撮像装置を提供する。 - 特許庁 - In a system transmitting large volume video signals, such as SHV signals, a transmitter 1 constitutes frames from original video signals so that light signals of 10 GbE or 100 GbE may synchronize with a clock of the original video signals, and carries out 8 B/10 B encoding in every system corresponding to the light signals which are wavelength-multiplexed in a light module.
ＳＨＶ信号等の大容量映像信号を伝送するシステムにおいて、送信機１は、１０ＧｂＥまたは１００ＧｂＥの光信号が元の映像信号のクロックと同期するように、元の映像信号からフレームを構成し、光モジュールにて波長多重される光信号に対応した系統毎に８Ｂ／１０Ｂ符号化する。 - 特許庁 - The 1st filter 1 retrieves synchronization information in a periodically repetitive step, delivers the synchronization information to its output, blocks all synchronization information produced over a prescribed number of the system clock pulses, again retrieves the succeeding synchronization information after the system clocks of the prescribed number are terminated and delivers the synchronization information to its output.
第一のフィルタ１は、周期的反復過程において、同期情報を検索し、この同期情報をその出力に伝達し、その後、所定の数のシステムクロックパルスに渡って発生する総ての同期情報をブロックし、この所定の数のシステムクロックが終了した後、再び、次の同期情報を検索し、この同期情報をその出力に伝達する。 - 特許庁 - An apparatus for developing synchronization of a signal of an intermediate layer, such as the transport or multiplex layer of a multi-layered compressed video signal, includes, at the encoding end of a system, a counter 23 that is responsive to a system clock 22, and the counted value is embedded in the signal at the transport layer according to a predetermined schedule by a processor 13.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiplex layer of a multi-layered compressed video signal includes a counter 23 capable of responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 in accordance with a prescribed schedule.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - In an AM modulation system in which all of the functions of an A/D conversion 2, a multiplication 43, a D/A conversion 5, and a clock signal generation 3 are digitalized, a digitalized AM modulation system 10 uses a contrast table 44 between sampling points and carrier amplitude values for a single period of a carrier instead of a carrier oscillator.
上記の課題は、Ａ／Ｄ変換２、乗算４３、Ｄ／Ａ変換５及びクロック信号生成３の全ての機能をディジタル化してなるＡＭ変調方式であって、搬送波発振器に代えて、搬送波の１周期に亘る各サンプリング点と搬送波振幅値の対比テーブル４４を用いるディジタル化ＡＭ変調方式１０により解決することができる。 - 特許庁 - An apparatus for developing the synchronization of an intermediate layer of a signal such as a transport layer or a multiplex layer of a multi-layered compressed video signal includes, at the encoding end of the system, a counter 23 which is responsive to a system clock 22, and a count value is embedded in the signal at the transport layer following a prescribed schedule by a processor 13.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - An apparatus for developing synchronization of an intermediate layer of signal such as a transport or multiplex layer of a multilayered compressed video signal includes, at the encoding end of a system, a counter 23 responsive to a system clock 22 and a count value is embedded in the signal at the transport layer according to a prescribed schedule by a processing device 13.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal in a data transmission apparatus includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiple strata of a multi-layered compressed video signal includes a counter 23 responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 according to a predetermined schedule.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - Each component has a function for providing resource request information necessary for itself, and on the basis of the information, a system management means 11 totally determines resources necessary for processing the designated information (a use device, a clock frequency of a CPU and the like, a memory usage amount, and the like) for setting and changing the system as a whole.
各コンポーネントは自らが必要とするリソース要求情報を提供する機能を有しており、該情報に基いてシステム管理手段１１が、指定された情報の処理に必要とされるリソース（使用デバイスやＣＰＵ等のクロック周波数、メモリ使用量等）について総合的に判断してシステム全体の設定や変更等を行う。 - 特許庁 - In the interphone control system where an interphone master unit 14 and a slave unit 15 are interconnected by a transmission line, a frequency modulation signal of a voice frequency modulation circuit 5 applying frequency modulation to a voice signal picked up by a microphone is used in common as a clock signal for a microcomputer 7 controlling the interphone control system.
インターホン親機１４と子機１５を伝送ラインを介して相互に接続されているインターホン制御装置において、マイクに入力される音声信号を周波数変調する音声周波数変調回路５と、前記音声周波数変調回路の周波数変調信号をインターホン制御装置を制御するマイクロコンピュータ７のクロック信号に共用する。 - 特許庁 - This hybrid terminal device for mobile communication has a means for switching a current mobile communication system to a previously set system when a timer reaches previously set time or when the current time coincides with previously set time by providing a setting storage part, and the timer or real-time clock.
本発明に係る移動通信用複合端末機においては、設定記憶部と、タイマもしくはリアルタイムクロックとを設けることにより、前記タイマのカウントが予め設定した時間に達した時点、もしくは現在時刻が予め設定した時刻と一致した時点で、前記移動通信方式を予め設定した方式に切り替える手段を有している。 - 特許庁 - The output is expressed by a row of discrete pints with an interval corresponding to the period of the sampling clock CL, thus instantly determining whether or not a servo system is operated ideally, depending on whether or not the displacement of each point is at a constant interval.
この出力はサンプリングクロックＣＬの周期に対応する間隔を有する離散的な点列により表現されており、各点の変位が一定間隔となっているか否かにより、サーボ系が理想的に運転されているか否かを即座に判定することができる。 - 特許庁 - The system is provided with a clock generating unit which has a test circuit corresponding to a device to be tested having a test circuit responding to a test signal and which supplies first clocks corresponding to operational frequencies of a test device being normal and the device to be tested to the test device and the device to be tested.
テスト信号に応答するテスト回路を有する被テストデバイスに対応したテスト回路を持ち、正常とされたテストデバイス、被テストデバイスの動作周波数に対応した第１クロックをテストデバイス及び被テストデバイスに供給するクロック生成装置を設ける。 - 特許庁 - In an information processing system 1, while any error occurs due to clock noise when a host 2 is transmitting data to a memory card 3, or while the host 2 is receiving data from the memory card 3, the host 2 changes the data width from 4-bit to 1-bit to conduct the second retry operation.
情報処理システム１において、ホスト２がメモリカード３にデータを送信中、またはホスト２がメモリカード３からのデータ受信中にクロックノイズが原因でエラーが発生すると、ホスト２は、データ幅を４ビットから１ビットに変更し２回目のリトライ動作をする。 - 特許庁 - A controller 4 forecasts a lowest outdoor air temperature when restarting a system after stopping of driving of a vehicle based on localization data of the vehicle taken in by a localization data receiver 45 such as a GPS and date data obtained from a clock 42 or the like.
ＧＰＳ等の測位データ受信器４５により取り込まれた車両の測位データと、時計４２等から取得した日付けデータとに基づき、制御コントローラ４が、車両の運転を停止させた後のシステム再始動時における最低外気温を予測する。 - 特許庁 - To make selectable the application, and make issuable a warning by adding error information accumulated every time when time information transmitted by a relay method in a master-and-slave clock system is relayed concerning the time information, and improving the convenience of using the time information.
親子時計システム内にリレー式に伝達される時刻情報に関してリレーされる毎に累積される誤差情報を時刻情報に付加して、時刻情報を使用する際に利便性を向上させ、使用用途の選択や警告を発することができるようにする。 - 特許庁 - This data transfer system is provided with a means for hitting a data signal and a control signal between a master module and a slave module by the same number of times by a Clock signal for relaying data transfer between the modules while maintaining the signal protocol of the data signal and the control signal.
マスタ・モジュールとスレーブ・モジュール間のデータ信号および制御信号を、それぞれＣｌｏｃｋ信号で同じ回数だけ叩くことにより、データ信号と制御信号の信号プロトコルを維持しながら、前記モジュール間のデータ転送を中継する手段を持つ。 - 特許庁 - In an image print system where image data delivered from a host computer 101 is outputted from a printer 201 connected with the host computer and printed, the host computer 101 delivers its own clock data to the printer 201 before the image data is delivered.
ホストコンピュータ（１０１）から送出される画像データを、該ホストコンピュータに接続されたプリンタ（２０１）から出力してプリントする画像プリントシステムにおいて、ホストコンピュータ（１０１）は、画像データ送出に先立って自身が有する時計データをプリンタ（２０１）へ送出する。 - 特許庁
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