「system clock」を含む例文一覧(2171)
＜前へ 1 2 .... 34 35 36 37 38 39 40 41 42 43 44 次へ＞- To discover a cause of erroneous control in a short time by leaving a history of communication at each control unit efficiently and without using a clock function in an electronic control system for a vehicle consisting of a plurality of control units capable of data communication.
データ通信可能な複数の制御装置からなる車両用電子制御システムにおいて、各制御装置での通信の履歴を、時計機能を利用することなく、しかも、効率よく残すことで、誤制御の原因を短時間で究明できるようにする。 - 特許庁 - To provide a PON system by which a reference clock signal for synchronization on the station side is transmitted to the side of subscriber's houses without performing special communication between an optical line terminal of the station side and individual optical line terminal of the subscriber side.
本発明は、局側終端装置と個々の加入者側終端装置との間で特別な通信を行うことなく、局側の同期用基準クロック信号を加入者宅側に伝達することが可能なＰＯＮシステムを提供することを目的とする。 - 特許庁 - Clock signals are frequency-divided in counter ICs 256 and 257, the output signals of the counter IC 256 rise as H active signals with the delay of prescribed time (T1) from the change of the system reset signal and the output signals to a NOR gate IC 261 are changed to L.
カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化から所定時間（Ｔ_１）遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。 - 特許庁 - To provide a method for restricting the using time of an application program capable of restricting a user's using time is accompanying with carrying out without only being controlled by OS by timing the using time without depending on the system clock of a computer, and its program recording medium.
コンピュータのシステム時計に依存することなく使用時間を計時でき、単にＯＳの支配に服することなく実行に伴ってユーザの使用時間を制限できるアプリケーションプログラムの使用時間の制限方法およびそのプログラム記録媒体を提供する。 - 特許庁 - And so in this computer system, a speed of a clock supplied to the flexible disc controller 15 is maximized, and then while the interval for outputting step pulses is minimized, the command for moving the head to the predetermined position is executed on an unconnected flexible disc 16.
そこで、このコンピュータシステムでは、フレキシブルディスクコントローラ１５に供給されるクロックを最速し、かつ、ステップパルスを出力する間隔を最短にした上で、ヘッドを所定の位置に移動させるためのコマンドを未接続のフレキシブルディスク１６について実行する。 - 特許庁 - To sufficiently suppress data error occurrence and an increase of EMI with simple constitution by a communication system including a transmission means of transmitting a plurality of bit signals through two or more predetermined communication lines each time one clock is generated.
クロックが１クロック生成される毎に、予め定められた２以上の通信ラインにより複数のビット信号を送信する送信手段を備える通信システムにおいて、簡単な構成により、データ化けが発生することやＥＭＩが大きくことを十分に抑制する。 - 特許庁 - To provide a multivalued digital data transmitter, receiver, transmitter-receiver and data transmission system capable of surely detecting start timing of training without losing clock synchronization of each device in initializing data communication including the training of an automatic equalizer or the like.
自動等化器等のトレーニングを含むデータ通信の初期化において、各装置のクロック同期が外れることがなく、かつ、トレーニングの開始タイミングを確実に検出できる多値デジタルデータ送信装置、受信装置、送受信装置、およびデータ伝送システムを提供する。 - 特許庁 - To stably restore data and a clock even without changing special communication procedures of a rate change prenotice or the like in a multi-rate PON system wherein downstream communication between a station side device and each terminal device is performed at a plurality of transmission rates.
局側装置と各端末装置との間の下り方向通信が複数の伝送レートで行われるマルチレートＰＯＮシステムにおいて、レート変更予告のような特殊な通信手順の変更を行わなくても、データとクロックを安定して復元できるようにする。 - 特許庁 - Since the boost amount can optionally be adjusted from an HF signal in an optional DVD system, the PLL clock recovery circuit provided to a jitter measurement device main body with one input can be locked and jitter can surely be measured.
これにより、任意のＤＶＤシステムのＨＦ信号において、ブースト量を任意に調整することができるので、一入力のジッタ測定装置本体に具備されるＰＬＬクロック再生回路をロックさせることができ、ジッタを確実に測定することができる。 - 特許庁 - Here, the intermediate server layer 2 sequentially stores transmission data from the lower server layer 1 in a record prepared for each tenant system, and adds, to the record, history information including the clock time of collecting the data stored last in the record to generate a common database.
このとき、中間サーバ層２は、下位サーバ層１からの送信データを、テナントシステム毎に用意したレコードに順次格納すると共に、該レコードに最後に格納されたデータの収集時刻を含む履歴情報を該レコードに付加して共通データベースを作成する。 - 特許庁 - To provide a radio communication system wherein, even when radio transmission is executed from a plurality of transmission terminal devices, a reception terminal device can execute frequency adjustment in response to a clock frequency of each transmission terminal device without using a preamble.
複数の送信端末装置から無線送信が行なわれる場合であっても、受信端末装置は、プリアンブルを用いずに、各々の送信端末装置のクロック周波数に応じた周波数調整を行なうことが可能な無線通信システムを提供すること。 - 特許庁 - To provide a system clock interpolation circuit that can quickly and accurately re-lock a synchronizing signal in a short time even when a phase relation between a synchronizing signal of an input signal and a synchronization interpolation counter is largely deviated due to an external disturbance or the like.
外乱等により入力信号の同期信号と同期内挿カウンタとの位相関係が大きくズレてしまった場合でも、内挿同期信号の再引き込みを、短時間で素早くかつ正確に行うことができる同期信号内挿回路を提供する。 - 特許庁 - The switch 103 functions as a means for forcibly separating the pseudo load generation part 104 from the output power source of the DC/DC converter 101 when a system clock gate signal 4 indicates that the ASIC 2 has actually got into the active state, namely, at a high level.
スイッチ１０３は、システムクロックゲート信号４が実際にアクティブ状態に移行したことを示した場合、つまりハイレベルの場合に擬似負荷生成部１０４を強制的にＤＣ／ＤＣコンバータ１０１の出力電源から切り離す切断手段として機能する。 - 特許庁 - The pulse width modulation system digital/analog converter modulates a pulse width, based on a selection clock to be obtained by time-sequentially selecting a plurality of clocks with different frequencies, and then, adjusts the voltage of a DC output obtained by smoothing a pulses.
パルス幅変調方式のデジタル／アナログ変換器は、周波数の異なる複数のクロックを時系列的に選択して得られる選択クロックに基づいてパルス幅を変調することによりパルスを平滑して得られる直流出力の電圧を調整する。 - 特許庁 - In this clock generation system, frequency division ratios are dispersed to frequency dividers of the respective PLL circuits and the frequency division ratios of the respective PLL circuits are so set that S/N's of at least the 2nd and succeeding PLL circuits are not determined by the S/N of the noise floor.
このクロック生成システムで、各ＰＬＬ回路の分周器に分周率を分散させ、複数のＰＬＬ回路の各々の分周率を、少なくとも２段目以降のＰＬＬ回路のＳ／ＮがノイズフロアのＳ／Ｎで決定されない分周率に、設定する。 - 特許庁 - Also by the system CPU 11, the data reproducing time is recognized from the managing information being recorded on the disk, and the calculation is executed by using the information from the clock part, then the preliminarily announced time for the finish of reproduction is displayed on a monitor part 7 or a panel display part 16.
またシステムＣＰＵ１１は，ディスクに記録されている管理用の情報からデータ再生時間を認識して、時計部からの情報を用いて計算を行い、再生終了予告時刻をモニタ部７あるいはパネル表示部１６に表示する。 - 特許庁 - In one mode of this invention, the method for communicating between subsystems coupled to a bus of a computer system on an integrated circuit chip includes a step which makes the subsystems operate by independent clock frequencies when the subsystems do not communicate each other through the bus.
一態様において、集積回路チップ上のコンピュータ・システムのバスに結合されたサブシステム間で通信するための方法は、サブシステムが互いにバスを介して通信していない場合に、サブシステムを独立したクロック周波数で動作させるステップを含んでいる。 - 特許庁 - A reference time stamp for reproducing a system clock is extracted from transport packet data of a transport stream, the extracted reference time stamp is added to a transport packet data as header information, and the transport packet data and the header information are converted into transmission packet data and transmitted.
トランスポートストリームのトランスポートパケットデータからシステムクロックを再生するためのリファレンスタイムスタンプを抽出し、抽出されたリファレンスタイムスタンプをヘッダ情報としてトランスポートパケットデータに付加し、トランスポートパケットデータとヘッダ情報を送信パケットデータに変換して送信する。 - 特許庁 - An adder means adds the N-bit count value from the up/down counter and the N-bit addition output as the value of a 1st addition result together in specific arithmetic cycles and outputs the carry output pulse of the most significant digit of the addition as the system clock.
加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁 - To provide a radio communication apparatus capable of having an appropriate motion to solve a problem caused by a clock, in which a system such as Time Division Duplex (TDD) is adopted to temporally switch transmission and reception in data communication with another device.
ＴＤＤ方式等、他の装置との間の通信データの送信および受信を時間的に切り替えて行なう方式を採用する構成において、クロックに起因する問題を改善するために適切な動作を行なうことが可能な無線通信装置を提供する。 - 特許庁 - Intermediate signal synchronous with system clock of a device is generated, in which the asynchronous DS3 signal is housed by pulse staff synchronous process, which is synchronously received in the SDH signal for transmission.
装置のシステムクロックに同期した中間信号を発生し、この発生した中間信号に非同期ＤＳ３信号をパルススタッフ同期処理して収容し、この非同期ＤＳ３信号をスタッフ同期収容した中間信号をＳＤＨ信号に同期収容して伝送する。 - 特許庁 - To provide a binary conversion circuit which is compact and reduces power consumption so as to be easily integrated in an image sensor, converts clock phase information into a binary value and is capable of performing digital addition/subtraction, to provide a method for the same, and to provide an AD conversion apparatus, a solid-state imaging device, and a camera system.
イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供する。 - 特許庁 - To provide a controlling and monitoring signal remote transmission system that has a master station connected to a controller, and a plurality of slave stations corresponding to a plurality of controlled devices, and that can perform signal transmission utilizing a transmission clock without using a wired common data signal line.
制御部に接続された親局と、複数の被制御装置に対応する複数の子局とを備え、有線の共通データ信号線を使用することなく伝送クロックを利用した信号伝送を可能とする制御・監視信号リモート伝送システムを提供する。 - 特許庁 - When the site 7 is accessed, the service provider computer 3 refers to a system clock 8, discriminates the propriety of the access to the site 7 according to the access limitation rule and its application time period determined for each connection ID, and rejects the access to a non-permitted site 7.
サイト７をアクセスすると、サービスプロバイダコンピュータ３は、システムクロック８を参照し、接続ＩＤごとに定められたアクセス制限ルール及びその適用時間帯に従いサイト７へのアクセスの可否を判別し、許可されていないサイト７へはアクセスを拒否する。 - 特許庁 - The internal drawing is performed by comparing the value of a random number for the internal drawing for which the random number to be updated according to a system clock is extracted from a random number generation circuit and the extracted random number is worked by software with the generated table for the winning judgement.
内部抽選は、システムクロックに従って更新される乱数を乱数発生回路から抽出し、該抽出した乱数をソフトウェアにより加工した内部抽選用の乱数の値を生成した当選判定用テーブルと比較することにより行う。 - 特許庁 - To prevent an abnormality of display from occurring by using an interface circuit not employing a LVDS system, recognizing the normality/ abnormality of a pixel clock inputted externally, and halting the supply of a picture signal to a driver of a liquid crystal display device in the case of an abnormality.
ＬＶＤＳ方式を採用しないインタフェース回路を用い、外部から入力する画素クロックの正常／異常を認識し、異常の場合には液晶表示装置のドライバへの画像信号の供給を停止して表示異常の発生を回避する。 - 特許庁 - To lower a radiating noise level steadily and reduce a variation in noises caused by adverse effect of frequency diffusion and an apparent image noise in a system, in which a frequency diffusion clock is used as an image process operation of an output of a CCD line sensor.
ＣＣＤラインセンサ出力の画像処理動作に周波数拡散クロックを用いる装置において、安定的に放射ノイズレベルを低減させ、周波数拡散の副作用として画像に現れるノイズのばらつきをなくし、見かけ上の画像ノイズの低減化を図る。 - 特許庁 - The PLL sections 10-1-10-8 use the corrected PCR received from the offset addition section 9 and a system clock from any corresponding one of voltage controlled crystal oscillator(VCXO) 11-1-11-8 so as to match program clocks corresponding to transport streams.
PLL部１０−１乃至１０−８は、オフセット値付加部９から入力された補正済みのPCR値、および、対応する電圧制御水晶発振器(VCXO)１１−１乃至１１−８からのシステムクロックを用いて各トランスポートストリームに対応するプログラムクロックを整合する。 - 特許庁 - To provide an information processing system for performing the batch control of the CPU clock frequency of each information apparatus by performing the batch management of all information apparatuses on a network, and for decreasing power consumption by performing the power consumption control of a CPU in a specific time zone when power consumption is large such as summer power consumption peak by schedule setting and a CPU clock frequency control management method.
ネットワーク上で全ての情報装置を一括管理することで、各情報装置のＣＰＵクロック周波数の一括制御を行うことを可能とし、さらに、スケジュール設定により夏季電力消費ピーク時等の電力消費の多い特定の時間帯でＣＰＵの消費電力制御を行うことで消費電力を下げることが可能となるような情報処理システムおよびＣＰＵクロック周波数制御管理方法を提供する。 - 特許庁 - This microcomputer system which operates with a microcomputer-operated clocked and clocks using a clock 3 clocking according to the operation of a clocking quartz oscillator 1 separately from the microcomputer operated clock judges that the clocking is abnormal, when the frequency or cycle of pulses output by the clocking quartz oscillator or their divided pulses in not within a prescribed range.
マイコン動作用クロックにより動作すると共に、該マイコン動作用クロックとは別個に時刻計時用水晶振動子１の動作に基づいて発生される時刻計時用クロック３により時刻計時を行うマイコンシステムにおいて、前記時刻計時用水晶振動子より出力されるパルスまたはその分周パルスの周波数または周期が所定の範囲内に収まっていない時に、前記時刻計時が異常であると判定するようにしている。 - 特許庁 - To provide sender side and receiver side communication terminals connected with each other via a network whereby a system clock can automatically be synchronized with each other and the receiver side communication terminal can display video and audio transmitted from the sender communication terminal asynchronously.
本発明は、ネットワークを介して互いに接続された複数の通信端末間で自動的にシステムクロックの同期をとることができ、通信端末から送信された映像と音声がずれることなく受信側の通信端末上で表示させることができる通信端末装置を提供する。 - 特許庁 - To reduce power consumption in a communication system performing data transmission serially and synchronously with a clock between a master device and a slave device without increasing number of signal lines between the master device and the slave device by making the slave device settable to a pause operating state at non-communication time.
マスターデバイスとスレーブデバイス間をクロックに同期してシリアルにデータ伝送を行う通信システムにおいて、マスターデバイスとスレーブデバイス間の信号線数を増加させることなく、非通信時にスレーブデバイスを休止状態に設定可能として、電力消費を低減すること。 - 特許庁 - The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.
フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁 - The nerve stimulation system includes a nerve stimulation apparatus and a controller for controlling the operation by communication, and the controller transmits a first control signal for reporting the adjustment start of the stimulation strength to the nerve stimulation apparatus and also generates a clock signals during the adjustment of the stimulation strength.
神経刺激装置と、その動作を通信により制御するためのコントローラを備える神経刺激システムであって、コントローラは、神経刺激装置に刺激強度の調節開始を知らせる第１の制御信号を送信するとともに刺激強度の調節中にクロック信号を発生する。 - 特許庁 - A plurality of IP-adaptors (ADP) 13 are connected through an LAN 12 to an (IP-) private branch exchange (PBX) 11 with an Internet communication system, and a plurality of radio base stations (BS) 14 and one clock device (CLKE) 16 are connected to the IP-adaptor (ADP) 13.
インターネット通信方式搭載の（以下、ＩＰ−）構内交換機（ＰＢＸ）１１にＬＡＮ１２を介して複数のＩＰ−アダプタ（ＡＤＰ）１３が接続され、ＩＰ−アダプタ（ＡＤＰ）１３には複数の無線基地局（ＢＳ）１４と１台のクロック装置（ＣＬＫＥ）１６が接続される。 - 特許庁 - This spectrum diffusion system distance measuring device is provided with a rough measurement circuit 20 for measuring the measurement object time taking one period of the reference clock as a time resolving power by a correlation device, and a close measurement circuit 30 for measuring the correction time for the measurement time obtained in the rough measurement circuit 20.
スペクトラム拡散方式の距離測定装置に、測定対象時間を、相関器を用いて基準クロックの１周期を時間分解能として測定する粗測定回路２０と、粗測定回路２０で得られる測定時間に対する補正時間を測定する密測定回路３０とを設ける。 - 特許庁 - A typical file system structure described here is doubly linked to respective memory blocks and include an 'anti-tearing' algorithm for securing consistency of data when a power supply or a master clock is removed from a computer having a limited resource before completing a writing operation.
ここに記述される典型的なファイルシステム構造はメモリブロックのそれぞれに二重にリンクしていることに加えて、書き込み動作が完了する前に制限されたリソースのコンピュータから電源またはマスタークロックが取り去られた場合にデータの整合性を保証するための『アンチティアリング』アルゴリズムを含む。 - 特許庁 - In a circuit system where circuits 11 and 12 operated at two clocks CK2 and CK3 having different frequencies with ensured phases are synchronized while ensuring setup at the period of the greatest common divisor of these clock periods, data transfer is generally performed between the circuits 11 and 12.
位相の保証された周波数の異なる２つのクロックＣＫ２，ＣＫ３で動作する回路１１，１２間で、これらクロック周期の最大公約数の周期でセットアップを保証して同期をとっている回路システムにおいて、通常は、回路１１と回路１２との間でデータ転送を行う。 - 特許庁 - This system comprises frequency generators (18, 52, 104, 112, 156) for supplying a clock signal with a frequency, based on operating voltage and controllers (14, 62, 102, 152) for supplying a control signal for regulation of the operating voltage.
動作電圧に基づいて変化する周波数を有するクロック信号を供給する周波数発生器（１８，５２，１０４，１１２，１５６）と、前記クロック信号の周波数に対する調整に基づいて前記動作電圧を調整するための制御信号を供給するコントローラ（１４，６２，１０２，１５２）とを備える。 - 特許庁 - In a packet-based (e.g., Ethernet (R)) network, such as the network of central offices and base stations of a wireless telephone system, a node receives one or more incoming packet-based signals from one or more other nodes of the network and recovers a clock signal from each incoming packet-based signal.
無線電話システムの電話局と基地局のネットワークなど、パケットベース（たとえば、イーサネット（登録商標））ネットワークで、ノードが、ネットワークの１つまたは複数の他のノードから１つまたは複数の着信パケットベース信号を受信し、各着信パケットベース信号からクロック信号を回復する。 - 特許庁 - As shown in Fig. 1, the manner mode setting system related to the style 1 is almost composed of a manner mode time setting part 10, a clock function part 20, a CPU part 30 and a manner mode setting part 40 and the manner mode time setting part 10 stores manner mode set time and manner mode cancel time.
図１に示すように、本実施の形態１に係るマナーモード設定システムは、マナーモード時刻設定部１０と時計機能部２０とＣＰＵ部３０とマナーモード設定部４０とから概略構成され、マナーモード時刻設定部１０では、マナーモード設定時刻とマナーモード解除時刻とが記憶される。 - 特許庁 - Logical value outputs of F/F2 and F/F3 holding received data on the basis of the synchronous system clock are compared with each other by a comparator 4 and an identical logical continuation frequency monitoring part 7 detects the bit width from the counted value outputted by the counter 5 by referring to the frequency table 6 at a timing when the logical outputs are mismatched.
同期系クロックに基づき受信データを保持するＦ／Ｆ２とＦ／Ｆ３の論理値出力を比較器４にて比較し、不一致となったタイミングで同一論理継続回数監視部７が回数テーブル６を参照してカウンタ５の出力していた計数値からビット幅を検出する。 - 特許庁 - To make compatible the reduction of the number of control lines (common between clock signals) for connecting a high-voltage control part of a high-voltage power supply which outputs a high voltage so as to correspond to each of a plurality of loads and a high-voltage power supply part, and the elimination of wasteful power consumption in a system which is not necessary to be operated.
複数の負荷ごとに対応して高圧出力を行う高圧電源の高圧制御部と高圧電源部の間を結ぶ制御ライン（クロック信号共通）を少なくすることと、動作する必要のない系統における無駄な電力消費を無くすこととを両立させる。 - 特許庁 - The SPS receiver is provided with a radio receiver for measuring pseudoranges to a satellite turning around an orbit, a local real-time clock having an accuracy within three seconds of true SPS system time, and a communication channel for receiving retransmission of NAV data broadcast from a server.
ＳＰＳレシーバは、軌道を回る衛星までの擬似距離を測定するための無線受信機と、真のＳＰＳシステム時刻の３秒以内の精度を有するローカルのリアルタイムクロックと、航法データ同報通信の再送信をサーバから受信するための通信チャネルとを有する。 - 特許庁 - In particular embodiments, this method includes: accessing an original data stream from a sensor; associating a time stamp with each of the samples in the data stream based on a system clock; and recording the original data stream together with the associated time stamps.
特定の実施の形態では、本発明の方法は、センサからのオリジナルのデータストリームにアクセスすること、システムクロックに基づいて、データストリームにおけるサンプルのそれぞれをタイムスタンプと関連付けすること、及び関連付けされたタイムスタンプと共に、オリジナルのデータストリームを記録することを含む。 - 特許庁 - The RS flip-flop 20 outputs the counter bypass signals CBP of an H level same as the ones before the reset signals are inputted to the reset terminal 10 to the OR gate 21 and the OR gate 21 outputs the system clock control signals SCKEN of the H level to an AND gate 9.
ＲＳフリップフロップ２０は、リセット信号がリセット端子１０に入力される前と同じＨレベルのカウンタバイパス信号ＣＢＰをＯＲゲート２１に出力し、ＯＲゲート２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９に出力する。 - 特許庁 - An amusement windmill system is provided with a plurality of light emitting diodes provided along a first vane 121, a second vane 122, and a third vane 123, respectively, and a synchronous trigger transmitter 30 controlling synchronous light emission of a plurality of light emitting diodes to form a long hand 40 and a short hand 50 of a clock due to after image effect.
第１翼１２_1 、第２翼１２_2 、第３翼１２_3 に沿ってそれぞれ設けられた複数の発光ダイオードと、残像効果による時計の長針４０および短針５０を形成するために、複数の発光ダイオードの同期発光制御を行う同期トリガ発信器３０とを備えている。 - 特許庁 - To provide a clock skew correction system capable of simplifying the structure of a program for operating various performance analysis by arranging the advancement of a time stamp in trace data in operating various performance analysis by inputting a plurality of trace data collected by a plurality of measurement object machines.
従来の時系列データ記録用バッファ管理方法では、時系列データ生産者が複数の場合には、排他制御のためのオーバーヘッドやバッファの利用効率の点で問題があり、また、可変長のデータである場合には、最古等のデータの先頭位置を把握することが困難である。 - 特許庁 - To solve a problem that an area coverage modulation system has in relation to the mounting cost for an external IC and to solve the problem that a clock signal is delayed behind a start pulse signal when a signal is input from the external IC without providing a delay circuit to an input part of a driver.
面積階調方式における外付けＩＣの実装コストの問題、さらに外付けＩＣから信号を入力する場合、スタートパルス信号よりもクロック信号が遅延してしまう問題を、ドライバーの入力部に遅延回路を設けることなく、提供することを課題とする。 - 特許庁 - The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.
ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
