メモリインタフェイスの英語

ＣＰＵ１０１が連続アドレスに対してリードアクセスする可能性が高いことを想定し、バーストリードメモリインタフェイス１０５をＣＰＵ１０１とメモリ１０４の間に設ける。例文帳に追加

A burst read memory interface 105 is arranged between a CPU 101 and a memory 104 assuming that the CPU 101 is highly likely to perform read access to consecutive addresses. - 特許庁

バーストリードメモリインタフェイス１０５は内部に、キャッシュ領域の情報とバーストリード分のデータを記録保持する為の内部バッファを持ち、ＣＰＵ１０１からキャッシュ領域外に該当するリードアクセスがあった場合に、メモリ１０４に対してバーストリードを行い、内部バッファに記録保持する。例文帳に追加

The burst read memory interface 105 is provided with an internal buffer for recoding and storing the information of a cache area and data for burst read, and when the pertinent read access is performed from the CPU 101 to any area beyond a cache area, burst read is operated for the memory 104, and the data are recorded and stored in the internal buffer. - 特許庁