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The 8-bit width signal obtained through the encoder 11 is latched and resegmented, while passing sequentially through F/F circuits 12, 13 that are operated by asynchronous clocks 3 (CLK1) and 5 (CLK2) respectively.例文帳に追加
このエンコードされた８ビット幅の信号は、非同期のクロック３（CLK1）で動作するＦ／Ｆ回路１２及び非同期のクロック５（CLK2）で動作するＦ／Ｆ回路１３を順次経過する間にラッチされて切り直しが行われる。 - 特許庁
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