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queueing memoryの部分一致の例文一覧と使い方
該当件数 : 1件
In a memory access control circuit, an arbiter 4 (transaction detection means) detects that a transaction from a bus master (the latency sensitive master) which influences the performance by latency has been registered in a queueing buffer 5, and the arbiter 4 (processing sequence change means) processes this transaction prior to transactions queued in advance.例文帳に追加
本発明のメモリアクセス制御回路は、アービタ4(トランザクション検知手段)が、レイテンシィによりバフォーマンスに影響を与えるバスマスタ(レイテンシセンシティブなマスタ)からのトランザクションがキューイングバッファ5に登録されたことを検知し、アービタ4(処理順序変更手段)が、当該トランザクションを先行してキューイングされているトランザクションに優先して処理する。 - 特許庁
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