「single-chip microcomputer」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In this single chip microcomputer 41 on which two CPUs 41A and 41B are mounted, the reset of a CPU 42A is released by a power-on reset circuit 33 when power is supplied, and the reset of the other CPU 42B is released through a CPU (B) reset register 44 by means of processing based on the control program of a CPU 42.例文帳に追加

２つのＣＰＵ４１Ａ，４１Ｂが搭載されるシングルチップマイクロコンピュータ４１において、ＣＰＵ４２Ａは電源投入時にパワーオンリセット回路３３によってリセットが解除され、もう１つのＣＰＵ４２Ｂは、ＣＰＵ４２の制御プログラムに基づく処理により、ＣＰＵ（Ｂ）リセットレジスタ４４を介してリセットが解除されるようにした。 - 特許庁

Each block ease flag is a flag holding whether the memory block corresponding thereto is in an erasable or writable state and a boot block erase control circuit 12 allows the block including the boot area of the single-chip microcomputer 1 to be erased only when the memory blocks which does not include the boot area are all in the erase state.例文帳に追加

ブロック消去フラグは、それに対応するメモリブロックが消去状態であるか書き込み状態であるかを保持するフラグであり、シングルチップマイコン１のブート領域を含まないメモリブロックがすべて消去状態であるときにのみブート領域を含むブロックの消去を許可するブートブロック消去制御回路１２を備える。 - 特許庁

This single chip microcomputer with a built-in rewritable nonvolatile memory is provided with serial interfaces 14A and 14B for mediating the input-output of data with the outside, and sequencers 13A and 13B for controlling a series of operation tests of nonvolatile memories 11A and 11B while performing data transfer (communication) with the outside through the serial interfaces.例文帳に追加

書き換え可能な不揮発性メモリを内蔵したシングルチップマイクロコンピュータにおいて、外部とのデータの入出力を仲介するためのシリアルインタフェース１４Ａ，１４Ｂと、このシリアルインタフェースを介して外部とデータの転送（通信）を行いながら不揮発性メモリ１１Ａ，１１Ｂの一連の動作試験を制御するシーケンサ１３Ａ，１３Ｂを備える。 - 特許庁

This single chip microcomputer 10 comprises a storage part 26 for successively storing, when giving an interruption request from an ICU 25 to a CPU 21, its interruption factor and a program execution address at the time the CPU 21 accepts the interruption request in association with each other; and an external read-out part 27 for reading the storage content of the storage part 27 and outputting it to the outside.例文帳に追加

ＩＣＵ２５からＣＰＵ２１に対して割り込み要求が与えられた場合に、その割り込み要因とＣＰＵ２１が割り込み要求を受け付けた時点のプログラム実行アドレスとを互いに対応付けて逐次記憶する記憶部２６と、記憶部２６の記憶内容を読み取り、かつこれを外部に出力する外部読出部２７と、を備えてシングルチップマイクロコンピュータ１０を構成するようにしている。 - 特許庁