「オペランド」を含む例文一覧(351)
＜前へ 1 2 3 4 5 6 7 8 次へ＞- リザベーションステーション２０は、レジスタファイル１−１から、命令と命令実行に必要なオペランドを得る。
A reservation station 20 obtains from a register file 1-1 the instructions and the operands needed for executing the instructions. - 特許庁 - 第２加算器回路３０は、加算されるべきオペランドの別の部分３２，３４，３６を、対応するキャリーイン入力６８，７０とともに受け取る。
A 2nd adder circuit 30 receives other parts 32, 34 and 36 of the operands to be added together with corresponding carry-in inputs 68 and 70. - 特許庁 - プロセッサは、複数の実行パイプラインステージを有し、その各ステージが複数のオペランド入力を受け、結果を生成する。
This processor is provided with plural execution pipeline stages, the respective stages receive plural operand inputs and generate the results. - 特許庁 - 複数のエントリを有し、各エントリが発生待ち行列における命令に割り当てられるオペランド・バッファが設けられる。
An operand buffer having a plurality of entries in which each entry is allocated to the command in generation queues. - 特許庁 - オペランド・バッファにおけるデータは、エントリが割り当てられる時にレジスタ・ファイルから書き込まれる。
Data in the operand buffer is written from the register file when the entry is written. - 特許庁 - 乗算器は、第１および第２オペランドに関する乗算の演算を実行して、２Ｎビットの結果を出力する。
The multiplier performs a multiplication operation about the 1st and 2nd operands and outputs 2N-bit results. - 特許庁 - オペランド精度よりも高い精度で演算するので不必要な処理サイクルが発生することを防止する。
To prevent an unnecessary processing cycle from being generated since an operation is carried out with precision higher than operand precision. - 特許庁 - 少なくとも二つのモードでデータを暗号化／復号できる、二つのオペランドをもつ先進暗号化標準（AES）暗号化命令を提供する。
To provide an Advanced Encryption Standard (AES) encryption instruction, having two operands, encrypting/decrypting data in at least two modes. - 特許庁 - Ｎビットの結果および一般レジスタ・バンクで保持されたＮビットのデータは、２Ｎビットの追加オペランドを形成する。
The N-bit results and N-bit data held by the general register bank form a 2N-bit additional operand. - 特許庁 - ＤＳＰエンジンによるデータ処理に必要なオペランドアクセス及びアドレス演算処理はＣＰＵが負担する。
Operand access and address calculation processing necessary for data processing by the DSP engine is carried out by a CPU. - 特許庁 - アドレス空間比較部８は、命令キャッシュ２内の命令データ中のオペランドがアドレス空間範囲に有るかを検出する。
An address space comparing part 8 detects whether an operand in instruction data in an instruction cache 2 exists in the address space range. - 特許庁 - このアルゴリズムは、ＦＰＧＡ中の不揮発性メモリ、例えばＥＥＰＲＯＭに記憶された復号鍵をオペランドとして使用する。
This algorithm uses nonvolatile memory in FPGA, such as decoding key stored in an EEPROM, as an operand. - 特許庁 - スーパースカラ型プロセッサのオペランドバス調整方法及びそれを用いたスーパスカラ型プロセッサ
METHOD FOR ADJUSTING OPERAND BUS OF SUPER SCHOLAR TYPE PROCESSOR AND SUPER SCHOLAR TYPE PROCESSOR USING THE METHOD - 特許庁 - ハードウェア要件を最小化するためにセルフタイム式で、複数のデータ・オペランドを共通のデジタル装置を次々と通して効率的に送る。
To efficiently transmit plural data operands through a common digital device in a self-time type for minimizing hardware requirements. - 特許庁 - これら表（１）Ｒｇ１、表（２）Ｒｇ２に基づいて、中間語表現ＩＬのオペランドにレジスタを割り付ける。
According to the table (1) Rg1 and the table (2) Rg2, registers are allocated to operands in an intermediate language expression IL. - 特許庁 - オペランドを受け取るようにされた入力レジスタを含む浮動小数点算術演算を実行するためのシステムである。
This system is for performing floating point arithmetic operation including an input register adapted for receiving an operand. - 特許庁 - 膨大な記憶容量を必要とせず、オペランドデータの先読み成功率を高く保つことができる情報処理装置を提供する。
To provide an information processor capable of highly maintaining the look-ahead success rate of operand data without needing a mass storage capacity. - 特許庁 - むき出しのパイプラインを具備するコードのサイズを、ＮＯＰ演算を命令オペランドとしてコード化することで削減するための方法並びに装置
METHOD AND DEVICE FOR REDUCING SIZE OF CODE WITH EXPOSED PIPELINE BY ENCODING NOP OPERATION AS INSTRUCTION OPERAND - 特許庁 - ベクトルレジスタの各要素の書換えを行うことなく、２つのオペランドの演算を容易に行うことが可能なベクトル積和演算回路を提供する。
To provide a vector product-sum operation circuit capable of two operand operations easily without rewriting each factor of a vector register. - 特許庁 - 制御回路１１〜１３は演算モードと各オペランドに付随するマスクビットとから選択信号を生成する。
Control circuits 11-13 generate selection signals from the operation mode and mask bits accompanying each operand. - 特許庁 - 本発明によれば、パイプライン化されたアーキテクチャ内での選択されたオペランドフィールドを設定する技術が提供される。
This invention provides technology for setting a selected operand field in pipeline-constituted architecture. - 特許庁 - 結果Ｒを得るためにオペランドＡ、Ｂに加算演算を実行する装置および方法を提供する。
To provide an apparatus and a method for executing an addition operation on operands A and B in order to obtain a result R. - 特許庁 - セル単位で入力が可能になると、ＩＬプログラムにおける命令およびオペランドの変化がラダープログラムに同時に反映されることになる。
When input in a unit of cell is enabled, changes of the instruction and operand in the IL program will be simultaneously reflected in the ladder program. - 特許庁 - 一方、命令コードの有効ビット数がｎビットを越える命令コードに対しては、レジスタを指定するオペランドを削除する。
For instruction codes with more than n valid bits, the operand for designating the resister is deleted. - 特許庁 - そして、前記キャッシュを備えた装置は部分的に一致するオペランドのために、部分的に結果を出力できるように構成される。
A device provided with the cache is formed to output partial results for the partially coincident operands. - 特許庁 - 次に、実行ユニットからの出力がＣＤＩＣＢに送信され、短縮されたセットのオペランドを更新する。
Output from the execution unit is then sent to the CDICB to update the compacted set of operands. - 特許庁 - レジスタ選択部３は、修飾されたオペランド１０によって指定されるレジスタを選択し、アクセス可能とする。
A register selection part 3 selects the register specified by the modified operand 10 so as to access the selected register. - 特許庁 - オペランドの値において、ある部分に連続して同一の値が現れる場合に、使用するレジスタファイルの記憶領域を有効に利用する。
To effectively use the storage area of a register file to be used when the same value continuously appears in a certain part of an operand value. - 特許庁 - オペランドアクセス調停部２３は、マスタ１〜Ｎからのアクセス要求のうちスヌープの必要なアクセス要求を調停する。
An operand access arbitration part 23 arbitrates an access request to be snooped among the access requests from the masters 1-N. - 特許庁 - ベクトル演算手段31は、複数のオペランドデータを入力とし且つ複数のスロットで動作可能なベクトル演算器を備えている。
A vector operation means 31 includes a vector operation unit to which a plurality operand data are input, and which is operable by a plurality of slots. - 特許庁 - デコードステージ（５０５）で前記第１、第２フィールドをデコードしその内容をグローバルオペランドバス上に置く。
At a decoding stage (505), the 1st and 2nd fields are decoded and their contents are placed on a global operand bus. - 特許庁 - 命令が実行される時、オペランド・バッファにおける対応エントリは必要なく、そのエントリは割り当て解除される。
When the command is executed, the corresponding entry in the operand buffer is unnecessary, and the entry is dis-allocated. - 特許庁 - コード書換え部１０５は、データ参照解決部１０４によって解決された情報に基づいて命令のオペランドを書き換える。
Based on the information solved by the data reference solving part 104, a code rewriting part 105 rewrites the operand of the instruction. - 特許庁 - 算術論理演算回路は、結果を得るために、第１のビット精度のオペランドを反復的に処理するように構成される。
The arithmetic and logical operation circuit is configured to repetitively process an operand of first bit precision so as to obtain a result. - 特許庁 - 一群のレジスタから複数のレジスタを１オペランドで指定してメモリへの待避、メモリからの復帰が可能とされる。
A plurality of registers are designated with one operand from the group of registers so as to be saved to the memory, or be restored from the memory. - 特許庁 - オペランド・アクセス・ポリシー・ラベルはデータと共に、プロセッサの１つ又は複数のハードウェア機能ユニットを介して伝えられる。
The operand access policy label is passed along with the data via the one or more hardware functional units of the processor. - 特許庁 - この発明のマイクロプロセッサは、命令セット１０の各レジスタオペランド１２について、まず、上位フィールド１２１を参照する。
First, this microprocessor consults an upper field 121 of each register operand 12 of an instruction set 10. - 特許庁 - 仮数繰り返し処理部２５０は、入力オペランドにおける被除数の仮数の減算シフト処理により商と部分剰余とを生成する。
The mantissa repeat processing part 250 generates a quotient and a partial residue by subtraction shift processing of a mantissa of a dividend in an input operand. - 特許庁 - 予め飽和させる乗算器は、任意の乗算を実行する前に、乗算演算のためのオペランドを検査する。
A pre-saturating multiplier inspects operands for a multiply operation prior to performing any multiplication. - 特許庁 - IRDは、DTVの入力設定を切り替える必要がある場合、ステップＳ４において、プラグ値をCONNECTコマンドのオペランドに含めてDTVに送信する。
When it is required to switch the input setting of the DTV, the DTV transmits the plug value included in an operand of a CONNECT command to the DTV in a step S4. - 特許庁 - オペランド制約が厳しい命令セット向けのコンパイラであっても、アセンブルプログラムに近い性能とコードサイズを実現する。
To realize performance and a code size comparable to those of an assembly program even in a compiler designed for an instruction set with strict operand constraint. - 特許庁 - 演算器１１は、２つのオペランドのそれぞれとしてレジスタからの読み出しデータと即値のいずれかの入力を受けることが可能である。
A computing unit 11 can receive an input of either of read-out data from a register and an immediate value as each of two operands. - 特許庁 - 命令キャッシュのタグ部にはオペランドがヒットするとＯＮ設定されるエリアビットが設けられる。
An area bit to be set as ON when the operand hits is provided in the tag part of the instruction cache. - 特許庁 - 以上の構成により、命令コード構成および命令間のオペランド依存関係による機能の試験を効率良く行うことができる。
Consequently, the test of the function by the instruction code constitution and the operand dependency relation between the instructions can efficiently be conducted. - 特許庁 - オペランドの割り当て等に変化が生じようとも、普遍的にデータ処理装置の稼動効率を維持できるデータ処理装置を提供する。
To provide a data processing device, capable of maintaining the operation efficiency of the data processing device universally, even if there are changes in allocation of operand or the like. - 特許庁 - 高周波数設計という時間的要求に適応すると共に、単一のサイクルでオペランドをアクセスするための方法及び装置を提供する。
To provide a method and a device adaptable to the temporal request for the high frequency design and accessible to an operand in a single cycle. - 特許庁 - 面領域データを特定するため、言語体系も異なっており、命令ワードのオペランドは２次元に広がる面領域を特定している。
The plane area data are specified, so a language system is different and the operand of an instruction word specifies a plane area which spreads in two dimensions. - 特許庁 - 前記方法はまた、暗号化された結果を前記命令の第一のオペランドの位置に入れることも含みうる。
The method may also include placing the encrypted result in a location of the first operand of the instruction. - 特許庁 - 制御ビットが「１」に設定されない場合、プロセッサはデスティネーションオペランド内のデータを保持する。
If the control bit is not set to "1", the processor keeps the data in the destination operand. - 特許庁 - 条件付き実行ビットの値はオペランドの組の中のピクセルデータがＡＬＵによってどのように処理されるかを決定する。
The value of a conditional execute bit decides how the pixel data in a set of operands is to be processed by the ALUs. - 特許庁
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