「オペランド」を含む例文一覧(351)

＜前へ 1 2 3 4 5 6 7 8 次へ＞
  • 操作者は、個人情報から生成したオペランドを用いる所定の全単射である二項演算方式によって暗証番号を変換した変換後の数値を演算して求め、その変換後の数値を入力部８から入力する。
    An operator computes a transformed numerical value obtained by transforming the ID number using a two-term computation method, i.e., a predetermined bijection using an operand created from the personal information, and the transformed numerical value is inputted from an input part 8. - 特許庁
  • アプリケーションインターフェース１２は、問い合わせ式のオペランドとなる表を管理しているデータベースサーバに従って、問い合わせ式の木構造を部分木に分解し、対応しているラッパ１１に渡す。
    An application interface 12 decomposes the tree structure of an inquiry expression into partial trees in accordance with a data base server managing a table being the operand of an inquiry expression and transfers them to corresponding wrappers 11. - 特許庁
  • バイパスマルチプレクサ４４、４６、５４、５６は、このセレクト信号ＳｅｌＲｓ０、ＳｅｌＲｔ０、ＳｅｌＲｓ１、ＳｅｌＲｔ１に基づいて、ＡＬＵ４２又はブランチユニット５２に出力するオペランドを選択する。
    By-pass multiplexers 44, 46, 54, and 56 selects an operand to be outputted to an ALU 42 or a branch unit 52 based on select signals SelRs0, SelRt0, SelRs1, and SelRt1. - 特許庁
  • また本発明は命令のオペランドアドレス指定を、疑似名前付きレジスタへのアクセスから、レジスタスタックへのスタックオフセットを用いるスタックレジスタへのアクセスに変換する。
    An instruction conversion procedure 305 converts an IR in a 3-operand format into an operand format less than a 3-operand. - 特許庁
  • プログラムの複数箇所からアクセスされるオペランドに係わるマイクロコンピュータのプログラム修正を、プログラムの複数箇所に施すことを不要にする。
    To eliminate the need to correct multiple parts of a program of a microcomputer regarding an operand accessed fro the multiple parts of the program. - 特許庁
  • 有限体における群演算結合の促進された計算法が、オペランドの少なくとも１つが、相対的に小さなビット長を有するように調整することにより提供される。
    Accelerated computation of combinations of group operations in a finite field is provided by arranging for at least one of operands to have a relatively small bit length. - 特許庁
  • 第１、第２、第３のオペランドに浮動小数点乗算・累加演算を実行し、ＩＥＥＥ７５４−１９８５規格に準拠する結果を与えるデータ処理装置およびデータ処理方法を提供する。
    To provide a data processor and a data processing method for executing floating point multiplication and cumulative arithmetic operation to first, second and third operands, and for applying a result based on an IEEE754-1985 specification. - 特許庁
  • 本発明によれば、オペランドフィールドを効率的に選択する方法及びシステムは、ＲＩＳＣアーキテクチャを含めて様々なコンピュータアーキテクチャにおいて実行可能となる。
    A method and a system for efficiently selecting the operand field can be executed by various computer architecture including RISC architecture. - 特許庁
  • ある実施形態では、本発明は、プロセッサにおいて丸め命令および直接値を受領し、前記直接値の丸めモード・オーバーライド指標がアクティブであるかどうかを判定し、もしアクティブであれば、前記丸め命令に応答して、前記直接オペランドに記述されている丸めモードに従って前記プロセッサの浮動小数点ユニットにおいてソース・オペランドに対して丸め処理を実行することを含む方法を含む。
    In one embodiment, present invention includes a method comprising: receiving a rounding instruction and an immediate value in a processor; determining whether a rounding mode override indicator of the immediate value is active; and executing, if the immediate value is active, a rounding operation on a source operand in a floating point unit of the processor in response to the rounding instruction and according to a rounding mode described in an immediate operand. - 特許庁
  • 使用に際して、クライアント上での要求に応答して、クライアントがファイルをサーバからダウンロードし、このファイルをオペランド解析し、プリロードされたデータを検索し、ファイル内のデータおよび検索したデータを使用してページをレンダリングする。
    In usage, the client downloads the file from the server in response to a request on the client, the file is parsed, the preloaded data is retrieved, and the page is rendered by using the data in the file and the retrieved data. - 特許庁
  • メモリ転送ルーチン検出回路１２は、命令バッファ１１に格納された命令列の命令コード及びオペランドコードを検査することにより、データキャッシュ２９内でのデータ転送処理を表す命令の組合せを検出する。
    A memory transfer routine detection circuit 12 inspects the instruction code and operand code of an instruction sequence stored in an instruction buffer 11, then, detects the combination of instructions expressing data transfer processing in a data cache 29. - 特許庁
  • 本発明はコンピュータシステムのパイプライン内でのコンピュータ命令上で依存性チェックを実行する方法を提供し、そのコンピュータシステムは、第１コンピュータ命令が第１ソースオペランドのみを作動するオプコード２６２を有するか否か、を決定することを含む。
    This invention provides a method for checking dependence on a computer instruction in the pipeline of a computer system, which includes a decision on whether or not a 1st computer instruction has an operand code 262 operating only a 1st source operand. - 特許庁
  • ２つの四次元ベクトルを読出しオペランドとするクォータニオン積命令において、レジスタファイル１４０から読み出された一方の四次元ベクトルに対してデータ操作回路１７０は各要素の並び替えおよび符号反転を施す。
    In a quaternion product instruction reading two four-dimensional vectors and setting them as an operand, a data operation circuit 170 applies sign inversion and rearrangement of each element to one four-dimensional vector read from a register file 140. - 特許庁
  • オペレータはその表示を介してアドレス次候補の適否を目視確認しつつ、それに対する確定操作を必要に応じて行うだけで、所定アドレス離れた一連のアドレスをオペランドとして採用して、プログラミングを効率よく行うことができる。
    The operator can efficiently perform programming, adopting a series of addresses away with a predetermined addresses as an operand only by visually determining if the address candidate is appropriate or not via the displayed candidate while performing a determination operation in respect to the address candidate as needed. - 特許庁
  • プロセッサの１つ又は複数のハードウェア機能ユニットに関連付けられた１つ又は複数のハードウェア実装ポリシー・エンジンが、命令アクセス・ポリシー・ラベル及びオペランド・アクセス・ポリシー・ラベルに基づいてデータへの命令によるアクセスを制御するのに用いられる。
    One or more hardware implemented policy engines associated with the one or more hardware functional units of the processor are utilized, to control access by instruction to the data, based on the instruction access policy label and the operand access policy label. - 特許庁
  • 命令のオペランドによって指定された複数の操作対象が、ベクトルデータレジスタ(VDR)上の複数の論理ベクトルデータレジスタ(VR)に格納されている場合でも、演算効率を高いものにすることができるベクトル演算装置を提供する。
    To provide a vector operation unit capable of enhancing an operation efficiency even when a plurality of operating objects designated by the operand of an instruction are stored in a plurality of logical vector data registers (VR) on a vector data register (VDR). - 特許庁
  • 前記オペランドとして処理した命令を含む当該分岐命令の命令語長をプログラムカウンタ８に出力してプログラムカウンタ８のアドレスを更新させるとともに、この分岐命令（ＢＪＭＰ）のときはキューバッファ２のフラッシュを行わない。
    The instruction word length of the branching instruction including the instruction processed as the operand is outputted to a program counter 8, the address of the program counter 8 is updated and a queue buffer 2 is not flashed at the branching instruction (BJMP). - 特許庁
  • 上記デバッグ回路は、上記命令実行解析情報と上記オペランドバスから得られる情報とをそれぞれ専用の論理回路（１１２，１１４，２１２，２１４）を介して取り込むトレース取得回路（１１０，２１０）と、トレース出力回路（１１１，２１１）とを含む。
    The debug circuit includes: trace acquisition circuits (110 and 210) for capturing the instruction execution analysis information and information acquired through the operand busses via their respectively dedicated logical circuits (112, 114, 212, and 214); and trace output circuits (111 and 211). - 特許庁
  • さらにＣＰＵコアは、オペランド参照命令によるメモリ参照イベントが発生した場合、上記専有バスを介して上記第２記憶部にアクセスし、メモリ参照のイベントに対応したメモリ参照先アドレスと当該参照先データ列等を取得する。
    When a memory reference event occurs in response to an operand reference instruction, the CPU core also accesses the second storage part via the exclusive bus, and acquires a memory reference destination address corresponding to the event of memory reference, and a reference destination data sequence or the like. - 特許庁
  • また、問い合わせを受けたチャネル番号が使用中の場合に、そのチャネル番号の設定されたｏＰＣＲのレジスタ値がオペランド５〜８に格納されたレスポンスフォーマット（図４（ｂ）参照）を含むライトパケットをシンク機器に送信する。
    Furthermore, if the inquired channel number is used, a write packet including a response format (cf., Fig.4(b)) storing a register value of an oPCR, to which that channel number is set, in operands 5-8 is transmitted to the sync equipment. - 特許庁
  • そして、ＰＬＣから、オブジェクトコードと、逆変換情報と読み出して、ラダープログラムに逆変換する際には、ＮＯＰ命令のオペランドと、逆変換情報の中のあるコメントアウトした内容から、コメントアウトが指定された対象を復元する。
    Then, when the object code and the reverse conversion information are read from the PLC and reversely converted to the ladder program, a target specified to be commented out is restored from the operand of the NOP instruction and a certain commentted-out content in the reverse conversion information. - 特許庁
  • 受信した電子メールにおいて送信宛先として指定されたメ−ル・アドレスのメール・アカウント指定範囲に記述されたコマンド１５ａとオペランド１５ｂに基づいて前記電子メ−ルと共に受信した画デ−夕の処理を行うＩ−ＦＡＸ１。
    The Internet facsimile machine (I-FAX-1) processes image data received together with electronic mail on the basis of a command 15a and an operand 15b which are written in a mail account designated area of a mail address of the electronic mail. - 特許庁
  • この概念の第２の部分は、オペランドをサブグループに分割し、乗算器にデータと制御信号を入力するために使用するサポート・ハードウェアと、モジュラ積を適切に桁合わせし、結合して最終積を求めるために使用するアルゴリズムと装置である。
    The second part of the concept is supporting hardware used to separate the operands into subgroups and to input data and control signals to the multiplier and the algorithm and apparatus used to align and combine the modular products properly to obtain the final product. - 特許庁
  • ワードクロスアクセス要求に対して例外割り込みを発生するのではなく、従来は禁止されていた所定数の最下位ビットの中に非０値ビットを有するオペランドアドレスを含んだ命令を許容し、当該非０値ビットを有効利用する。
    To effectively utilize a non 0 value bit by allowing a conventionally inhibited instruction including an operand address provided with the non 0 value bit in the prescribed number of least significant bits without generating exceptional interruption to a word cross access request. - 特許庁
  • 記憶装置１０３に読み込まれた中間コードは、データ参照解決部１０４によって読み込んだ中間コードの命令のオペランドがデータ参照を伴う命令であるか否かを全ての中間コードについて解釈し、データ参照を伴う命令である場合、データ参照の解決を行う。
    Concerning all the intermediate codes read in the storage device 103, it is interpreted by a data reference solving part 104 whether the operand of an instruction in the read intermediate code is an instruction accompanied with data reference or not and in the case it is the instruction accompanied with the data reference, the data reference is solved. - 特許庁
  • 制御コマンドの送信が途中で中断され，新たな制御コマンドが後続する場合であっても漏れなく確実に制御コマンドを識別でき，さらに，オペランドが長い制御コマンドであっても通信速度の制約による処理速度の低下を防止できること。
    To surely identify a control command without omission even when transmission of the control command is interrupted and followed by a new control command and to further prevent lowering of processing speed due to restriction of communication speed even in the case of the control command with long operand. - 特許庁
  • データ処理装置１００はシステムバスを介して外部装置に接続され、外部クロックに応じて生成された内部クロックに応じて動作するＭＰＵコア部１０１、オペランドアクセス部１０２、命令フェッチ部１０４、及び外部バスインターフェース部１０６を備えている。
    This data processor 100 is connected to an external device via a system bus, and has an MPU core part 101 for operating according to an internal clock formed according to an external clock, an operand access part 102, a command fetch part 104, and an external bus interface part 106. - 特許庁
  • 変数テーブルは変数名、内部メモリアドレス、Ｉ／Ｏコメントの変数データを関連づけたテーブルとなり、オペランド入力部を用いてキーワード（文字列）が指定されると、変数テーブルをアクセスし、指定された文字列を含む変数データを抽出し、該当する変数だけを表示する。
    The variable table becomes a table with which variable data of the variable name, an internal memory address, and an I/O command is associated, when a keyword (character string) is specified using the operand input part, the variable table is accessed, the variable data including the specified character string is extracted, and only an applicable variable is displayed. - 特許庁
  • プログラマブルコントローラ用のプログラム作成・編集の際に、命令語のオペランドとして使用する変数の検索性を高め制御プログラムの開発効率を高めることができるプログラム開発支援装置を提供すること
    To provide a program development support device capable of raising search nature of a variable to be used as an operand of an instruction word to raise development efficiency of a control program in creation, editing of a program for a programmable controller. - 特許庁
  • 次いで、展開したｅｘｔ命令について、オペランドの数値データを判断して冗長な命令を省略するｅｘｔ命令の最適化を行い、このｅｘｔ命令の最適化によってラベルのアドレスが変更された場合、再度、ｅｘｔ命令の最適化を行う。
    After that, the numerical data of an operand of the extended ext command is determined to optimize the ext command omitting the redundant command, and if the address of the label is changed by the optimization of the ext command, the ext command is optimized again. - 特許庁
  • 各ＰＥ０〜３は、フラグビットを記憶するためのフラグビット記憶部１４と、フラグビット記憶部１４のフラグビットに基づいてそのＰＥの演算対象となるデータを演算対象オペランドのなかから選択する演算部１２とを備える。
    Each the PE0-3 has a flag bit storage part 14 for storing a flag bit, and a calculation part 12 selecting data that are an arithmetic target of the PE from operation target operands on the basis of the flag bit of the flag bit storage part 14. - 特許庁
  • レジスタファイルを４個のバンクに分けて、１個のオペランドで複数個のレジスタを指定できるようにして、４個のレジスタを同時にアクセスできるようにすることによって、データ整列演算パイプ２１１に多数のデータを供給でき、高速にデータ整列演算を行うことができる。
    Many pieces of data can be supplied to a data arrangement operation pipe 211 and a data arrangement operation can be fast carried out by dividing a register file into four banks so as to designate a plurality of registers with one operand to simultaneously access four registers. - 特許庁
  • また、変換したｍビットの命令コードの内で有効ビット数がｎビット以下の命令コードに対しては、下位のビット位置に無効ビットを配置すると共にレジスタを指定するオペランドを上位の一定のビット位置に配置する。
    For instruction codes with n or less valid bits of the converted m-bit instruction codes, an invalid bit is disposed in a low-order bit position, and an operand for designating the register is disposed in a fixed high-order bit position. - 特許庁
  • マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前にオペランドキャッシュミス／ヒット予想を行う事で従来よりも早い段階でスレッドの制御を行い、パイプラインのストールを解消する為の方法を提供する。
    To provide a method for eliminating the stall of a pipe line by controlling a thread in a step earlier than a conventional manner by operating operand cache mistake/hit prediction prior to the decision of the read destination memory address of the read instruction of a pipe line in a multi-thread processor. - 特許庁
  • コンパイラは、割り込み処理から復帰する際にスタック領域を開放する必要がある場合（ステップＳ１，「有り」）、その開放サイズを復帰命令［ｒｔｍ３］のオペランドにて指定するようにオブジェクトコードファイルを生成する（ステップＳ３）。
    A compiler, if a stack area must be released (step S1, "present") when returning from interrupt processing, generates (step S3) an object code file so that an open size therefor is designated in an operand of a return instruction (rtm3). - 特許庁
  • ハ　マイクロプロセッサ、マイクロコンピュータ又はマイクロコントローラであって、次のいずれかに該当するもの（他の貨物に使用するように設計したものを除く。ただし、シリコンを主材料としたマイクロコンピュータ又はマイクロコントローラであって、オペランドの長さが八ビット以下のものにあっては、他の貨物に使用するように設計したものを含む。）
    c) Microprocessors, microcomputers or microcontrollers that fall under any of the following (excluding those designed for use in other goods; however microcomputers or microcontrollers using silicon as their principal material designed for use in other goods or devices with an operand length of 8 bits or less are included  - 日本法令外国語訳データベースシステム
  • 各制御要素に対して、当該制御要素により指定された第１オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。
    For each control element, data from a first operand data element designated by the individual control element are shuffled to an associated resultant data element position if its flush to zero field is not set and a zero is placed into the associated resultant data element position if its flush to zero field is not set. - 特許庁
  • プロセッサアーキテクチャは、拡張ユニットへオペランド及び命令を供給し且つ拡張ユニットから結果を検索するために分割命令トランズアクションを使用して、プロセッサコアを計算命令を実行する１つ又はそれ以上のコプロセッサ拡張ユニットへ結合させる電気的インターフェースをサポートする。
    The processor architecture uses a split-instruction transaction so as to supply an extension unit with an operand and an instruction and to retrieve results from the extension unit and supports an electrical interface for coupling a processor core to one or more than one coprocessor extension units executing a computational instruction. - 特許庁
  • 各制御要素に対して、当該制御要素により指定された第１オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。
    For each control element, data from a first operand data element designated by the control element is shuffled to an associated resultant data element position if its flush-to-zero field is not set and a zero is placed into the associated resultant data element position if its flush-to-zero field is not set. - 特許庁
  • また、デバイス制御部３２は、制御プログラムに基づいて、当該制御プログラムに含まれる命令語のオペランドが示すデバイスと、当該デバイスが接続された制御ネットワーク、および、当該制御ネットワークに接続された制御ネットワークインターフェースを介して通信して、命令語の示す動作を行い、上記複数の制御ネットワーク間のデータ交換を行う。
    The device controllers 32, based on control program network, execute operation suggested by instructions and data exchange between the plurality of the control networks by communicating with the devices suggested by operands of instructions included in the control programs through the networks to which the devices are connected and the control network interfaces connected to the control networks. - 特許庁
  • 命令列を格納するＲＡＭ１００と、制限された命令のオペコードを格納する特殊レジスタ１０１とを備え、制限付条件分岐命令をデコードし、分岐予測が外れたことを検出した場合、次に実行される命令のオペコードを特殊レジスタ１０１から、オペランドをＲＡＭ１００からデコーダへ供給する。
    The micro-processor provided with a RAM 100 for storing instruction streams and a specific register 101 for storing the operation code(OC) of a restricted instruction decodes a restricted conditional branch instruction, and when detecting that the branch prediction fails, supplies the OC of the instruction to be executed next from a register 101 and an operand from the RAM 100 to the decoder. - 特許庁
  • プログラムの実行に先立ち、フィールド参照を要求するインストラクション１０にリンクする参照用情報を用いてそのフィールド参照を解決しておき、その参照解決結果を示すフィールドテーブルインデックスを、インストラクション１０のオペランドに書き込まれたエントリ番号６のコード情報内に保存する。
    Field reference is resolved by using information for reference to link an instruction 10 to request the field reference prior to execution of the program, a field table index to indicate a reference resolving result is stored in code information of an entry number 6 written in an operand of the instruction 10. - 特許庁
  • 制御部１３は、入力された演算実行命令に基づき、この演算実行命令に係る演算における２つのオペランドのそれぞれがレジスタからの読み出しデータと即値のいずれであるかを判定し、判定結果に応じて、入力された演算実行命令に係る演算を演算器１１，１２のいずれかに実行させる。
    A control part 13 determines whether each of the two operands in the operation relative to an input operation execution instruction is the read-out data from the register or the immediate value, based on the input operation execution instruction, and makes any of the computing units 11, 12 execute the operation relative to the input operation execution instruction. - 特許庁
  • 例えば、クラスタ構成ＶＬＩＷにおいては、クラスタリングにより並列実行される命令のオペランドの関係を認識し、既割当の他クラスタのレジスタ番号を参照して、ビット遷移の少ないレジスタ番号を選択してレジスタ割当を行うことにより、例えば命令キャッシュミス時のキャッシュライン中のビット遷移を低減することが可能なオブジェクトプログラムを生成する。
    In the cluster configuration VLIW, an object program capable of reducing the bit transition in a cache line, for example, in the case of the erroneous instruction caching is generated by recognizing relation between operands of instructions to be executed in parallel, through clustering and allocating clusters by referring to the register number of a cluster other than the allocated one and selecting the register number with reduced bit transition. - 特許庁
  • 外部装置からシステムバスの使用要求であるシステムバス権要求があった際、データ処理部がシステムバスの使用を許可するシステムバス権応答を送出すると、クロック制御部１０７では、システムバスを用いる外部オペランドアクセス要求や外部命令フェッチ要求の有無に応じて内部クロックを停止するか否かを決定する。
    When there is a system bus right request being a use request for the system bus from the external device, when a data processing part sends out a system bus right response for permitting use of the system bus, a clock control part 107 determines whether or not to stop the internal clock according to the existence of an external operand access request and an external command fetch request for using the system bus. - 特許庁
  • 固定長命令形式の命令コード内に、少なくとも、アドレス空間へアドレスを割当てる単位サイズよりも小さいビットフィールドであるニブルフィールドに対する操作内容を指定するオペコードフィールド及びこのニブルフィールドに対するオフセットを指定するオフセットフィールド、ソースオペランドを指定するイミディエイトデータフィールドを設ける。
    Inside the instruction code of a fixed length instruction form, at least an operation code field specifying operation contents to the nibble field which is a bit field smaller than the unit size of allocating an address to the address space, an offset field specifying an offset to the nibble field and an immediate data field specifying a source operand are provided. - 特許庁
  • 本発明は、モニタアドレスを示す関連するアドレスオペランドを有する第１命令を有する第１スレッドを含む複数のスレッドの実行を可能にする複数の実行ユニットと、前記第１スレッドの実行をサスペンドするサスペンド論理と、前記モニタアドレスへのメモリアクセスに応答して前記第１スレッドを再開させるモニタとを有することを特徴とするプロセッサからなる。
    This invention is composed of the processor characterized by having a plurality of execution units capable of executing a plurality of threads including a first thread having a first command having a related address operand indicating a monitor address, suspending logic for suspending execution of the first thread, and a monitor for resuming the first thread in response to a memory access to the monitor address. - 特許庁
  • ＲＮＦＲコマンドは、オペランドであるファイル名がファイルサーバ３に存在する場合には正常終了するが、ファイル名が存在しない場合にはエラー終了することから、ファイルサーバ３からのレスポンスによって、ファイル名と同名のファイルがファイルサーバ３にすでに存在するか否かを判定することができる。
    Since the RNFR command ends normally when the file name, i. e. an operand, exists in the file server 3 but it ends as error when the file name does not exist, a decision can be made whether a file having an identical file name already exists in the file server 3 or not by a response from the file server 3. - 特許庁
  • 命令解析手段１は、読み込んだ命令コードを、命令の種類を示すオペコード, 命令の操作対象レジスタやメモリアドレスを示すオペランドに分解する命令解析を実行し、擬似データキャッシュ格納手段４に命令アドレスと同じアドレスを持つデータが格納されていないかチェックする。
    The instruction analyzing means 1 executes instruction analysis for decomposing the read instruction code into an operation code indicating the kind of the instruction and an operand indicating the register to be operated or memory address of the instruction, and checks whether or not data having the same address as the instruction address are stored in a pseudo data cache storing means 4. - 特許庁
  • ファイルを複数格納しているユーザ領域の初期化動作を指示するオペコード部と、所定のファイルを指定するファイル識別情報を含むオペランド部とからなる初期化コマンドを外部機器から受け付け、受け付けた初期化コマンドのファイル識別情報により指定されるファイルが格納されている領域以外のユーザ領域を初期化するカード初期化部１０９とを備えることを特徴とするＩＣカード。
    An IC card comprises a card initialization part 109 which accepts, from external equipment, an initialization command consisting of an operation code part which commands an initializing operation of a user area having a plurality of files stored therein and an operand part including file identification information which designates a predetermined file, and initializes a user area other than the area having stored therein a file designated by a file initialization information of the accepted initialization command. - 特許庁
＜前へ 1 2 3 4 5 6 7 8 次へ＞

例文データの著作権について