「Byte」を含む例文一覧(1593)

＜前へ 1 2 .... 22 23 24 25 26 27 28 29 30 31 32 次へ＞
  • Since the updated initial value of the random number counter is altered based on the value of the byte counter, which are updated repeatedly within such an indefinite time, this makes the grasp of the timing for the occurrence of a big win by the use of the 'hanging board' impossible, thereby enabling the prevention of the fraudulence using the 'hanging board'.
    よって、かかる不定な時間内に繰り返し更新されるバイトカウンタの値に基づいて乱数カウンタの更新の初期値を変更するので、「ぶら下げ基板」による大当たり発生のタイミングの把握を不可能にして、「ぶら下げ基板」による不正行為を防止することができる。 - 特許庁
  • A 1st storage area stores '0' when succeeding data to the 3rd byte of read data appear in the past by using top 2 bytes of the read data for an index and stores address information of a 2nd storage area storing information with respect to the succeeding data when appearing.
    辞書の第１の記憶領域は、読み込んだデータの先頭の２バイトをインデックスとし、読み込んだデータ３バイト目の後続データが過去に出現していない場合には０、出現していれば後続データに関する情報を記憶する第２の記憶領域のアドレス情報を格納する。 - 特許庁
  • A decoding stage 102 can convert a single Java (R) byte code into many native commands and execute a command level parallel process by dividing a Java (R) hardware accelerator into the decoding stage 102 and a microcode stage 104.
    Ｊａｖａ（登録商標）ハードウェアアクセラレータの解読ステージ１０２とマイクロコードステージ１０４とを分けることは、解読ステージが単一Ｊａｖａ（登録商標）バイトコードの多数のネイティブ命令への変換を可能にする間に、命令レベル並列処理を実施することを可能にする。 - 特許庁
  • When a new header information appropriate to a frame format is created and exchanged for a receiving packet and mismatching section occurs at a boundary between the new header information to be exchanged and the packet data, the invalid data are embedded and a valid/invalid flag is set to every byte-unit data.
    受信パケットに対し、フレームフォーマットに応じた新たなヘッダ情報を生成し付け替えるが、この替えられる新たなヘッダ情報とパケットデータとの境界に不整合部分が生じたとき、無効データを埋め込む一方、バイト単位データごとに有効・無効フラグを設定する。 - 特許庁
  • When one macro block consists of 16×16 pixels (bytes) and macro blocks are stored in a frame memory consisting of a DRAM(dynamic random access memory) or the like, addresses are successively assigned in the ascending order, for example, addresses 0000 to 0255 are assigned to a first macro block and addresses 0256 to 0512 are assigned to a second macro block.
    １マクロブロックが１６×１６ピクセル（byte）で構成され、そのマクロブロックをDRAMなどから構成されるフレームメモリに記憶させる際、第１マクロブロックは、アドレス００００乃至０２５５に、第２マクロブロックは、アドレス０２５６乃至０５１２といったふうに、順次、昇順にアドレスが割り振られ、記憶されていく。 - 特許庁
  • When writing received data from the reception section 1 decoded through a digital demodulation section 2 and an internal code decoding section 3 to an HDD 5 in units of byte data (in units of rearrangement of interleaving), a R/W control section 4 writes the received data to the HDD 5 in cross-reference with the output flag of the microcomputer circuit 10.
    Ｒ／Ｗ制御部４は、受信部１からディジタル復調部２と内符号復号部３を経て復号された受信データをバイトデータ単位（インタリーブの並び替え単位）でＨＤＤ５へ書き込む際に、マイコン回路１０の出力フラグを対応付けて書き込む。 - 特許庁
  • A relay server device 10 acquires web data W, including moving image data (video contents) M to be provided by a WWW server device 20, embeds a control code C, constituted of scripts or byte codes in the web data W for preparing web data W' for linking, and distributes the web data W' to each client device 30.
    中継サーバ装置１０は、ＷＷＷサーバ装置２０が提供する動画データ（映像コンテンツ）Ｍを含んだウェブデータＷを取得して、スクリプトやバイトコードによりなるコントロールコードＣを埋め込むことにより、連動用のウェブデータＷ’を作成し、各クライアント装置３０へ配信する。 - 特許庁
  • A CPU 11 determines that abnormal connection of the camera 6 occurs when continuously detecting an amount predetermined by image information given from a JPEG IC (Joint Photographic coding Experts Group Integrated Circuit) 15, concretely image information of 6592 byte, for a predetermined period of time, for example 10 seconds.
    ＣＰＵ１１が、ＪＰＥＧ ＩＣ１５から与えられる画像情報の情報量が予め定める量、具体的には６５９２バイトの画像情報を、予め定める時間、たとえば１０秒連続で検出したときに、カメラ６の接続異常が生じていると判断する。 - 特許庁
  • A data transfer circuit 24 inputs the control signal and makes the double clock effective for each of the high and low levels of the reference signal to transfer data, a byte enable signal, and a data parity signal through the PCI bus 10 in response to the double clock.
    データ転送回路２４は、制御信号を入力し、高速ＰＣＩ転送許可フラグ２２がセットされていると、基準信号のレベルの高低毎に２逓倍クロックを有効化し、ＰＣＩバス１０上に、データ，バイトイネーブルおよびデータパリティを２逓倍クロックに応答して転送する。 - 特許庁
  • When the data transfer to the shared memory 20 is started, the write buffer control unit 13 controls a selector control signal, and causes a selector 15 to select data with no byte mask set thereto and stored in the register 14, and performs burst transfer through a shared bus 40 to the shared memory 20.
    書き込みバッファ制御ユニット１３は、共有メモリ２０へのデータ転送が始まると、セレクタ制御信号を制御してレジスタ１４に格納されているバイトマスクが設定されないデータをセレクタ１５により選択させ、それを共有バス４０を介して共有メモリ２０へバースト転送する。 - 特許庁
  • The second byte of an error command 81 is '55H (01010101B)' set and reset for each bit, so when a display control board accurately receives the error command 81 and displays an error, one can determine that there is no bridging (short circuit) between signal lines through which control commands are transmitted.
    エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁
  • The necessary development of completely different single-byte encodings for non-Latin alphabets, such as EUC (Extended Unix Coding) which is used for Japanese and Korean (and to a lesser extent Chinese) created more confusion,while other operating systems still used different character sets for the same languages, for example, Shift-JIS and ISO-2022-JP.
    日本語や韓国語(また少ない範囲での中国語)で使用されているEUC(ExtendedUnixCoding)のような、ラテン言語ではない文字のシングルバイトエンコーディングの開発はさらなる混乱を生みました。 一方、他のOSでは、それでもやはり同じ言語で違う文字セット(例えばShift-JISとISO-2022-JP)を使用していました。 - Gentoo Linux
  • (Such conversions may involve splitting, shrinking, or coalescing with an existing lock if the byte range specified by the new lock does not precisely coincide with the range of the existing lock.
    新規のロックがロックが設定されている領域に対して適用されると、既存のロックは新規のロックの種別に変換される(新規のロックで指定されたバイト範囲が既存ロックの範囲と一致する場合以外では、変換の過程で既存のロックの分割、縮小、結合が行われることがある)。 - JM
  • To correctly generate an error correction code even when one part bytes of input data are missing at the time of generating an error correction code constituted of circulating codes by processing data by plural byte units in an error correction code generating circuit.
    本発明は、誤り訂正符号生成回路に関し、特に複数バイト単位でデータを処理して巡回符号による誤り訂正符号を生成する場合に適用して、入力データの一部バイトが欠落した場合でも正しく誤り訂正符号を生成することができるようにする。 - 特許庁
  • Foreign banks which accept such savings will invest the funds. For example, investment byte UK in Japanese and US securities is expanding in proportion to the expansion of savings by OPEC countries (Figure 1.3.14), suggesting that part of oil money is flowing back into Japan and the US.
    貯蓄を受け入れた海外銀行は、その運用を図ることとなるが、例えば、英国から我が国や米国への証券投資が、OPEC諸国の貯蓄の拡大と歩調を合わせながら拡大しており（第1‑3‑14図）、オイルマネーの一部が我が国や米国へ還流していることがうかがえる。 - 経済産業省
  • The European Semester is intended to improve policy coordination on and fiscal discipline, macro-economic stability, etc. by having the Economic and Financial Affairs Council preliminarily review economic policies and budget bills, which were previously reported byte respective EU member countries after they submitted them to their parliaments, and make necessary recommendations.
    これは従来EU加盟国が自国の議会提出後に事後報告していた経済政策や予算案をEU経済財務理事会が事前に審査し、必要な勧告を行うことにより財政規律やマクロ経済安定性等に関する政策協調を改善しようとするものである。 - 経済産業省
  • A memory controller 12 executes processing for transmitting a write mask command for designating a key showing a specific first value (e.g., ffh) to a memory device 13 and processing for transmitting writing data to the memory device 13 after substituting the value of each invalid byte part contained in the writing data by ffh.
    最初に、メモリコントローラ１２は、特定の第１の値（例えばffh）を示すキーを指定するライトマスクコマンドをメモリデバイス１３に送信する処理と、書き込みデータに含まれる各無効バイト部の値をffhに置き換えた後に書き込みデータをメモリデバイス１３に送信する処理とを実行する。 - 特許庁
  • The plating method comprises the steps of: forming a resin layer 10 on a support substrate; cutting a surface portion of the resin layer 10 by means of a byte 12; forming a seed layer on the resin layer 10 by an electroless plating method; and forming the plating film on the seed layer by an electroplating method.
    支持基板上に樹脂層１０を形成する工程と、樹脂層の表層部をバイト１２により切削する工程と、樹脂層上に無電解めっき法によりシード層を形成する工程と、シード層上に電気めっき法によりめっき膜を形成する工程とを有している。 - 特許庁
  • An external CPU 35 judges that a command header in a buffer circuit 21 reaches the number of bytes set to a byte width designation register 33 when a flag 41 is active, and reads the command header from the buffer circuit 21 through an open gate circuit (any one of circuits 23-29) by one accessing.
    外部ＣＰＵ３５は、フラグ４１がアクティブであるとき、バッファ回路２１内のコマンドヘッダがバイト幅指定レジスタ３３に設定されたバイト数に達したと判断し、開いているゲート回路（２３〜２９のいずれか）を通じてバッファ回路２１からコマンドヘッダの読込みを１回のアクセスで行う。 - 特許庁
  • In the conversion, when a control signal inputted via a control signal input terminal 162 indicates a normal operation mode, and when an error code is detected from a block for conversion by an error detector 150, the error expansion processing that replaces all the data of 8 byte in the block with an error code /E/ is performed.
    変換に際して、制御信号入力端子１６２から入力された制御信号が通常動作モードを示し、かつエラー検出部１５０により変換対象のブロックからエラーコードが検出されたときには、該ブロックの８バイトのデータを全てエラーコード／Ｅ／に書き換えるエラー展開処理を行う。 - 特許庁
  • In the ring system wherein a plurality of nodes are connected in a ring type, the total delay amount of the whole ring and/or the delay amount between the respective nodes are detected as the absolute phase delay amount by a multiframe using a specified byte of path overhead, and uninterruptible switching of the nodes is performed on the basis of the absolute phase delay amount.
    複数のノードがリング状に接続されたリングシステムであって、パスオーバーヘッドの所定バイトを用いたマルチフレームによってリング全体の総遅延量及び／又は各ノード間の遅延量を絶対位相遅延量として検出し、前記絶対位相遅延量に基づいて前記ノードの無瞬断切替えを行なう。 - 特許庁
  • By using the sequence number of the first DATA segment SEQ1, the sequence number of the last DATA segment SEQn and the user data length LENn of the last DATA segment, ini-sdt=(SEQn+LENn)-SEQ1 is calculated so as to obtain the number of sending side transferring byte ini-sdt.
    また、連続して検出されたＤＡＴＡセグメントのうち、最初のＤＡＴＡセグメントのシーケンス番号ＳＥＱ１と、最後のＤＡＴＡセグメントのシーケンス番号ＳＥＱｎと、最後のＤＡＴＡセグメントのユーザデータ長ＬＥＮｎを用い、ｉｎｉ＿ｓｄｔ＝（ＳＥＱｎ＋ＬＥＮｎ）−ＳＥＱ１を計算し、発側転送バイト数ｉｎｉ＿ｓｄｔを求める。 - 特許庁
  • Then the MPU compares the data to be processed with byte data corresponding to the data to be processed which is stored in the flash ROM (S150), and writes the data to be processed to the flash ROM in an additional writing manner (S160) when the data to be processed is obtained by altering the contents of data stored in the flash ROM (Yes at S150).
    そして、処理対象データと、フラッシュＲＯＭが記憶する当該処理対象データに対応するバイトデータとを比較し（Ｓ１５０）、処理対象データが、フラッシュＲＯＭが記憶するものから内容変更されたものである場合には（Ｓ１５０でＹｅｓ）、これをフラッシュＲＯＭに追記する形式で書き込む（Ｓ１６０）。 - 特許庁
  • A special symbol control board 130 and a feed control board 190 can carry out complex control and the processing load on a main control board can be reduced because the special symbol control board 130 and the feed control board 190 are controlled by 2 byte commands from the main control board 100.
    特別図柄制御基板１３０及び払出制御基板１９０が、２バイトの制御コマンドにより主制御基板１００から制御されるため、当該特別図柄制御基板１３０及び払出制御基板１９０が、複雑な制御を行うことができると共に、主制御基板の処理負担を軽減することが可能となる。 - 特許庁
  • The descramble circuit 20 comprises a one-shift operating circuit 24 for generating a new scramble value by shifting the inputted scramble value by one byte according to a generating polynomial Φ(x), and a 209-shift operating circuit 25 for generating a new scramble value by shifting 209 bytes according to the generating polynomial Φ(x).
    デスクランブル回路２０は、入力されたスクランブル値を、生成多項式Φ（ｘ）に従って１バイト分シフトさせて新たなスクランブル値を生成する１シフト演算器２４と、生成多項式Φ（ｘ）に従って２０９バイト分シフトさせて新たなスクランブル値を生成する２０９シフト演算器２５とを備える。 - 特許庁
  • A logic operation model A102 recognizes a test data storing 101 of a byte format, prepared on the basis of test items by a parameter 103 defining an input output file name, fetches the test data string 101 in a data transmission part 104, converts the fetched test data string into waveform data and gives the wave form to object logic 105 to be verified as a signal value.
    論理動作モデルＡ１０２は、試験項目に基づいて作成したバイト形式のテストデータ列１０１を、入出力ファイル名称を定義したパラメータ１０３により認識してデータ送信部１０４に取り込み、取り込んだテストデータ列を波形データに変換し、被検証対象論理１０５に信号値として与える。 - 特許庁
  • When the CPU 1 requires allocation of 30 K-byte data in the data storing region 5, a memory block in an unused region is required to be searched based on information A2 registered in a management table 4, and the memory block d in the unused region having the same size as the size of the data required to be allocated is searched.
    ＣＰＵ１よりデータ格納領域５に３０Ｋバイトのデータの割り付け要求があった場合、管理テーブル４に登録してある情報Ａ２に基づき、未使用領域のメモリブロックを探査することとなり、割り付け要求があったデータのサイズと同サイズの未使用領域のメモリブロックｄを探査する。 - 特許庁
  • The descramble circuit 20 includes: a one-shift computing element 24 for shifting an inputted scramble value for one byte according to a generating function Φ(x) to generate a new scramble value, and a 209 shift computing element 25 for shifting the inputted scramble value for 209 bytes according to the generating function Φ(x) to generate a new scramble value.
    デスクランブル回路２０は、入力されたスクランブル値を、生成多項式Φ（ｘ）に従って１バイト分シフトさせて新たなスクランブル値を生成する１シフト演算器２４と、生成多項式Φ（ｘ）に従って２０９バイト分シフトさせて新たなスクランブル値を生成する２０９シフト演算器２５とを備える。 - 特許庁
  • The second byte of an error command 81 is defined as "55H(01010101B)" set and reset every other bit, so that, when a display control board D accurately receives the error command 81 to display the error, it is confirmed that there is no bridge (short circuit) in the signal wire for transmitting the control command.
    エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁
  • In a bit-write mode or a byte-write mode in this input/output sections, write-disable is realized by driving a bit line connected electrically at selecting a word line to a memory cell in which write of data is not performed independently of that both of a word line and a column selector are selected with the same potential as that at pre-charge.
    この入出力部は、ビットライトモード又はバイトライトモードにおいて、ワード線とカラムセレクタの双方が選択されているにも拘わらずデータ書き込みを行わないメモリセルに電気的に接続されるビット線を、ワード線選択時にプリチャージ時と同様の電位で駆動することによって、ライトディセーブルを実現する。 - 特許庁
  • In order to transmit the process value W to a central monitoring unit 5 by a 2 byte data of 0-9999, the PLC 4 divides it by a transmittance span k (=10000) to the central monitoring unit 5 at a division part 4A and obtains a quotient B and a surplus C as a result of the division and transmits them as the process data.
    ＰＬＣ４はプロセス値Ｗを０〜９９９９の２バイトデータで中央監視装置５に伝送するのに、ＰＬＣ４に設ける除算部４Ａにより中央監視装置５への伝送スパンｋ（＝１００００）で除算し、この除算結果としての商Ｂと余りＣを得、この商と余りをプロセスデータとして伝送する。 - 特許庁
  • Around a MAC circuit within a BITW IPsec add-on circuit, a circuit having functions of an arbiter, header deletion, data path switching, checksum byte retention, checksum pasting, FIFO, Ethernet header retention and Ethernet header pasting is provided so that the checksum function provided for the MAC circuit can be utilized even when the IPsec is enabled.
    ＢＩＴＷ方式におけるＩＰｓｅｃアドオン回路内のＭＡＣ回路周辺にアービタ、ヘッダ削除、データパス切り替え、チェックサムバイト保持、チェックサム貼り付け、ＦＩＦＯ、イーサネットヘッダ保持およびイーサネットヘッダ貼り付け機能を持った回路を設け、ＭＡＣ回路が持つチェックサム機能をＩＰｓｅｃが有効の時にも使用できるようにした。 - 特許庁
  • A writing signal creating circuit 15 creates a writing signal corresponding to the number of bytes of the data based on transferred address data and an LD signal, fetches data of the byte number corresponding to the signal from the data shift registers 12 and 13 into latch circuits 16 and 17 and outputs them to a circuit A or B.
    書き込み信号生成回路１５では、転送されたアドレスデータとＬＤ信号に基づいて、前記データのバイト数に対応した書き込み信号を生成し、この信号に対応するバイト数のデータをデータ用シフトレジスタ１２、１３からラッチ回路１６、１７に取り込み、回路Ａ又はＢに出力するようにした。 - 特許庁
  • To provide a communication memory and a peripheral apparatus capable of interfacing an interface with a standard of such communication transferring data by byte units without limiting a bus width and with any bus width even if the interface has a CPU highly developed by such a bus width of a control means with 16 or 32 bits.
    バイト単位でデータを転送するような通信が規格化されたインターフェースに対して、制御手段のバス幅が１６ビットや３２ビットといった高度なＣＰＵを持つものでもバス幅を制限すること無く任意のバス幅でのインターフェースを可能とする通信メモリおよびペリフェラル機器を提供することを目的とする。 - 特許庁
  • If a bit string coinciding with a synchronous pattern is detected at any place other than a place where a synchronous pattern is originally located in the encoded signal, a prescribed bit string whose insertion result does not become a synchronous pattern is inserted before the last bit in the bit string coinciding with the synchronous pattern and also at the last byte boundary in the bit string.
    符号化信号中で本来同期パターンが存在する場所以外で同期パターンと一致するビット列を検出した場合に、前記同期パターンと一致するビット列中の最後のビットより前、かつ、ビット列中の最後のバイト境界に、挿入結果が同期パターンとならない所定のバイト列を挿入する。 - 特許庁
  • When any of a registered data sequence recorded in the N byte processing CAM cell array 11 is coincident with a data sequence of data to be compressed, a code generating circuit 15 generates an address of a CAM cell for recording data at the head of the data sequence and a compression code using a count of a coincidence length counter 13 for its component.
    そして、Ｎバイト処理用ＣＡＭセル列１１に履歴されている登録データ列の何れかと被圧縮データのデータ列が一致すると、コード生成回路１５はそのデータ列の先頭のデータを履歴するＣＡＭセルのアドレスと一致長カウンタ１３のカウンタ値を成分とする圧縮コードを生成する。 - 特許庁
  • To provide a memory error correction method which allows a general inexpensive memory module to be used and allows data to be written per byte without preread and is capable of correction in the case of the occurrence of a fault in one of memory chips constituting the memory module and to provide a memory controller using this method.
    一般の安価なメモリモジュールを使用でき、また、先読みをすることなくバイト単位での書込みを行うことができ、また、メモリモジュールを構成する１つのメモリチップが故障した場合に訂正が可能なメモリの誤り訂正方法及びそれを用いたメモリコントローラを提供することを目的とする。 - 特許庁
  • In order to store data in bytes not being the n-th power of 2 such as an ATM cell in 53 bytes, a plurality of memory sections 11 to 14 separated in units of the byte length of the n-th power of 2 are prepared to map the ATM cell, and ATM cell data are written in / read from a plurality of the memory sections 11 to 14.
    例えば５３バイトのＡＴＭセルの如く２のｎ乗でないバイトのデータを格納するため、２のｎ乗の長さ単位で分割した複数のメモリ部１１〜１４を用意してＡＴＭセルをマッピングし、この複数のメモリ部１１〜１４に対してＡＴＭセルデータの書き込みおよび読み出しを行う。 - 特許庁
  • The DAT system (100) automatically formats a block of data that is transmitted between the embedded computer (104) and a host computer (108) and accounts for machine specific enumeration sizes, machine specific pointer sizes, machine specific structure alignment boundaries, machine specific integer sizes, and machine specific byte ordering.
    ＤＡＴシステム（１００）は、組み込みコンピュータ（１０４）とホストコンピュータ（１０８）との間で伝送されるデータのブロックを自動的にフォーマットし、そして、装置特有のエニュメレーションサイズ、装置特有のポインタサイズ、装置特有のストラクチャーアライメント境界、装置特有のインテジャーサイズ、および装置特有のバイトオーダリングを明らかにする。 - 特許庁
  • When the control data are loaded, data of a predetermined small size (for example, 16 Byte) are sequentially obtained from the head of the chunk (In case of the encrypting file VFb, it is read into the RAM for each predetermined size and decoded.), and sequentially stored in a predetermined place of a musical signal creating section, according to a content of a chunk identifier.
    制御データをロードする際には、チャンクの先頭から、順次、僅かな所定サイズ（例えば、１６Ｂｙｔｅ）のデータを取得し（暗号化ファイルＶＦｂの場合には、所定サイズずつＲＡＭに読み出しては復号する）、チャンク識別子の内容に従って楽音信号生成部の所定箇所に順次格納していく。 - 特許庁
  • A selecting circuit 1038 selects the output of the XOR circuit 1034 or the output of a CRC calculating circuit 1035 according to the final bit of the byte effectiveness register, stores it into a reception handling register 1039 or reception handling register 103A, and stores it into the CRC halfway result register 1032 through a selecting circuit 1031.
    選択回路１０３８でＸＯＲ回路１０３４の出力とＣＲＣ計算回路１０３５の出力とをバイト有効レジスタの最終ビットにより選択し、受信対応レジスタ１０３９、または受信対応レジスタ１０３Ａに格納し、選択回路１０３１を介して、ＣＲＣ途中結果レジスタ１０３２に格納する。 - 特許庁
  • When data present in the position to specify the character boundary in the inputted character code string are included in a character code of a four-byte part of GB18030, the character boundary specification processing part 30 collates the data with the character kind table 40, decides the character code including the data, and specifies the character boundary.
    この文字境界特定処理部３０は、入力した文字コード列における文字境界を特定すべき位置にあるデータがＧＢ１８０３０の４バイト部の文字コードに含まれる場合に、このデータと文字種別表４０との照合とを照合して、このデータが含まれる文字コードを判別し、文字境界を特定する。 - 特許庁
  • Since the NVM, a FeRAM for instance, for which erasure is not needed and direct rewrite by the byte unit is possible is utilized, the need of copying to a RAM is eliminated, and replacement with the simple processing of updating the invalid face of duplexed data and switching a valid face and the invalid face at last is possible in updating the data.
    消去が不要で、バイト単位での直接書き換えが可能なＮＶＭ、例えばＦｅＲＡＭなどを利用するので、ＲＡＭへのコピーが不要となり、データ更新時は二重化されたデータの無効面を更新し、最後に有効面と無効面を切り替えるといった単純な処理に置き換えることが可能である。 - 特許庁
  • To enable a client to appropriately utilize a DSD file when the DSD file including a DSD data obtained by a Δ-Σ modulation is prepared for a server of a client server system so that the LSB is temporally ahead and the MSB is temporally behind within one byte.
    ΔΣ変調により得られたＤＳＤデータであって、１バイトの中では、ＬＳＢが時間的に前で、ＭＳＢが時間的に後ろとなるように、ＤＳＤデータを有するＤＳＤファイが、クライアント・サーバシステムのサーバに用意されているとき、そのＤＳＤファイルをクライアントが適切に利用できるようにする。 - 特許庁
  • When Unicode strings are written to a file, they will be converted to byte strings using this encoding.In addition, when the file is connected to a terminal, the attribute gives the encoding that the terminal is likely to use (that information might be incorrect if the user has misconfigured the terminal).
    Unicode 文字列がファイルに書き込まれる際、Unicode 文字列はこのエンコーディングを使ってバイト文字列に変換されます。 さらに、ファイルが端末に接続されている場合、この属性は端末が使っているとおぼしきエンコーディング(この情報は端末がうまく設定されていない場合には不正確なこともあります)を与えます。 - Python
  • The difference between these two lies in the fact that the sequence of words will be byteswapped while the sequence of bytes will not be when read by a machine of the opposite byte order of the machine that originally wrote the property. For more information on how properties are formatted and stored, consult the Xlib manual.
    この2つの違いは、プロパティを出力した元のマシンとは逆のバイト順を持つマシンでプロパティを読みだした場合、ワード列ではバイト交換が行われるが、バイト列ではバイト列が行われないという点である。 プロパティのフォーマットや格納の方法に関する詳しい情報については、Xlibのマニュアルを参照すること。 - XFree86
  • The link controller 100 is provided with a data formatter 300 which generates (N×I)-byte packetized data of M pieces of (K+L)-bit data obtained by adding L-bit dummy data to K-bit data and a packet generating circuit 320 which generates a packet having the packetized data inserted into a data field.
    リンクコントローラ１００は、Ｋビットのデータに対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのパック化データを生成するデータフォーマッタ３００と、パック化データがデータフィールドに挿入されるパケットを生成するパケット生成回路３２０を含む。 - 特許庁
  • Since the area of 1 byte in a start port winning information memory area 203c is virtually divided into 8 pieces and the data (start port winning information) are stored in each of them, the game machine eliminates the area not to be used and the useless consumption of the memory area of a RAM or the like is suppressed.
    本発明の遊技機によれば、始動口入賞情報格納エリア２０３ｅの１バイトの領域を仮想的に８個に分割し、それぞれにデータ（始動口入賞情報）を記憶しているので、未使用となる領域が無くなり、ＲＡＭ等の記憶領域が無駄に消費されることを抑制することができる。 - 特許庁
  • A packet data arrangement control circuit 1 is provided with FIFO memories 19-11-19-1M-19-N1-19-NM that store data bytes in M-byte width resulting from parallel processing applied to variable length packets in the unit of M sets without a gap by each logical channel in a state that pad bytes between user packet frames of the variable length packet are eliminated.
    パケットデータ配列制御回路１は、可変長パケットをパラレル化したＭバイト幅のデータバイトを可変長パケットのユーザパケットフレームの間のパッドバイトが取り除かれた状態で論理チャネル毎に隙間なくＭ個単位で保持するＦＩＦＯメモリ１９−１１〜１９−１Ｍ〜１９−Ｎ１〜１９−ＮＭを備えている。 - 特許庁
  • A cache data storage device 102 n times as large as the cache region 101 on the virtual address space is prepared, and one byte each of the cache region specified when referring to and updating the cache region is made to correspond one to one to the block of n bytes prepared in the number corresponding to the size of the cache region in the cache data storage device.
    仮想アドレス空間上のキャッシュ領域１０１のｎ倍のキャッシュデータ記憶装置１０２を用意し、キャッシュ領域参照、更新時に指定したキャッシュ領域の各１バイトとキャッシュデータ記憶装置にキャッシュ領域の大きさの数だけ用意したｎバイトのブロックとを１対１に対応させる。 - 特許庁
＜前へ 1 2 .... 22 23 24 25 26 27 28 29 30 31 32 次へ＞

例文データの著作権について