「Cache」を含む例文一覧(5776)

＜前へ 1 2 .... 35 36 37 38 39 40 41 42 43 .... 115 116 次へ＞
  • When the controller 10 receives the requirement for displaying the image data from the user, it makes an access to the cache, and when there exists the thumbnail receiving the requirement for displaying in the cache, the thumbnail is read out from the cache and the thumbnail is displayed on the displaying part.
    コントローラ１０は、ユーザからの画像データの表示要求を受け付けると、キャッシュにアクセスし、キャッシュに表示要求を受け付けたサムネイルがあれば、キャッシュからサムネイルを読み出し、表示部にそのサムネイルを表示する。 - 特許庁
  • To apply priorities for cache deletion on the basis of presence or absence of possibility of viewing content after a user finishes reproducing it in cache control when a plurality of users are assumed to access the identical cache content.
    同一キャッシュコンテンツに複数ユーザ端末がアクセスすることを想定したキャッシュ制御において、ユーザが再生し終えた箇所から後でコンテンツを視聴する可能性の有無に基づいてキャッシュ削除の優先度付けを行う。 - 特許庁
  • The P2P terminal 3 restores a cache area in the HDD 44 of the karaoke terminal 4 by downloading the cache file of the restoration target from the selected acquisition destination terminal to be recorded in a storage area mounted as the alternative cache area.
    その選定した取得先端末から復元対象のキャッシュファイルをダウンロードし、代用のキャッシュ領域としてマウントした記憶領域に記録することで、カラオケ端末４のＨＤＤ４４にキャッシュ領域を復元する。 - 特許庁
  • By selecting a cache line having the same memory size as write data and writing the write data in the selected cache line, cache-in operation from the system memory occurring in partial overwriting of the line can be reduced.
    本発明は、書き込みデータと同じメモリ・サイズを有するキャッシュ・ラインを選択し、その選択したキャッシュ・ラインに書き込みデータを書き込むので、ラインの一部書き換えに伴って発生するシステム・メモリからのキャッシュ・イン動作を削減できる。 - 特許庁
  • At least one processor 502 is capable of operating as a general purpose processor when the convertible cache is operated in the cache mode, and as a processor of an intelligent peripheral when the convertible cache is operated in the local memory mode.
    少なくとも１つのプロセッサ５０２は、転換キャッシュがキャッシュモードで動作するとき、汎用プロセッサとして、および関連する転換キャッシュ５０８がローカルメモリモードで動作するとき、インテリジェント・ペリフェラルのプロセッサとして動作可能である。 - 特許庁
  • On the side of the cache memory 3, by preparing a comparator circuit so as to be the cache memory error from the previous reported result, the state of generating the cache memory error is formed when the instruction read at the time of program debugging is the conditional branching instruction.
    キャッシュメモリ３側では先の通知結果からキャッシュメモリミスになるように比較回路を作っておくことで、プログラムデバッグ時において読み込まれた命令が条件分岐命令の際には、キャッシュメモリミスを発生させる状態を作る。 - 特許庁
  • A cache access transmission means 132 outputs an access address acquired through a local cache access address input means 161 from a CPU 110 through a remote cache access address output means 164 to a shared address bus 81.
    キャッシュアクセス伝達手段１３２はＣＰＵ１１０からローカルキャッシュアクセスアドレス入力手段１６１を介して取得したアクセスアドレスを、リモートキャッシュアクセスアドレス出力手段１６４を介して共有アドレスバス８１に出力する。 - 特許庁
  • A cache loading control part 21c registers the abnormality occurrence block address in the cache memory part as the resident area and saves logic dada in the resident area on the cache memory part from a normal disk device in temporary degeneracy operation.
    キャッシュローディング制御部２１ｃは異常発生ブロックアドレスをキャッシュメモリ部に常駐領域として登録し、仮縮退運転時に、正常なディスク装置からキャッシュメモリ部上の常駐領域に論理データをセーブする。 - 特許庁
  • call the given function with given arguments only if there is no cache about it ; else, the output of the function is read from the cache then send to the browser and the return value if read also from the cache and returned.
    もしキャッシュがなければ、引数と共に与えられた関数をコールします ;もしくは、関数の出力がキャッシュから読み込まれた場合はブラウザに送信し、また、値がキャッシュから読み込まれ返された場合、その値を返します。 - PEAR
  • A multi-way set associative cache memory 6 is provided with lockdown control circuits 26 and 48 for controlling portions of the cache memory to store data which is locked within the cache memory 6 (i.e. not subjected to eviction).
    マルチウェイ群連想方式キャッシュ・メモリ６には、キャッシュ・メモリ６内にロックされている（すなわち、追い立てを受けない）データを記憶するよう当該キャッシュ・メモリの部分を制御するためのロックダウン制御回路２６、４８が設けられる。 - 特許庁
  • To solve the problem of a system wherein a cache server responds, at first, to data request from a client, and when the cache server cannot respond, the cache server transfers the data request to the server the server cannot know the client actually requesting the content if the source address of a request message being delivered to the server is the cache server.
    クライアントからのデータ要求に先ずキャッシュサーバが対応し、キャッシュサーバで対応できない場合には、サーバにデータ要求が転送されるシステムで、サーバへ送られる要求メッセージの送信元アドレスがキャッシュサーバになっている場合には、サーバでは、本当のコンテンツ要求者を知ることはできない。 - 特許庁
  • The processor (10) including a cache memory (132) therein controls use of the cache memory (132) based on operation mode information (43) which changeably designates use/no-use of the cache memory (132) and on designation of cache memory use in an access instruction word included in a program in accessing to a main storage memory (20) from the program (30) in operation.
    キャッシュメモリ（１３２）を内蔵するプロセッサ（１０）が、動作するプログラム（３０）からの主記憶メモリ（２０）に対するアクセスに際し、キャッシュメモリの利用の有無を変更可能に指定する動作モード情報（４３）と、プログラム中のアクセス命令語におけるキャッシュメモリ利用の指定とに基づいて、キャッシュメモリ（１３２）の利用を制御する。 - 特許庁
  • The data managing section reads data per predetermined size from the first file management table into the first cache, reads data per predetermined size from the second file management table into the second cache, extracts data per first size from the data read in the first cache and the data read in the second cache and tests consistency thereof.
    データ管理手段は、第１のファイル管理テーブルから所定のサイズ毎のデータを第１のキャッシュに読み込み、第２のファイル管理テーブルから所定のサイズ毎のデータを第２のキャッシュに読み込み、第１のキャッシュに読み込んだデータと第２のキャッシュに読み込んだデータから第１のサイズ毎のデータを抽出して整合性を検査する。 - 特許庁
  • When a memory address included in a memory access request from a CPU 11 is the first memory address, a cache control part 14 executes access to the memory 15 by turning off cache control, and when the memory address included in the memory access request is the second memory address, turns on cache control to execute access to the cache 113.
    キャッシュ制御部１４は、ＣＰＵ１１からのメモリアクセス要求に含まれるメモリアドレスが第１のメモリアドレスである場合、キャッシュ制御をオフしてメモリ１５に対するアクセスを実行し、メモリアクセス要求に含まれるメモリアドレスが第２のメモリアドレスである場合、キャッシュ制御をオンして、キャッシュ１１３に対するアクセスを実行する。 - 特許庁
  • The file system 21 for the SAN is provided with a cache access mechanism 29 for performing access to the cache mechanism 24 of the network file system 27 and a data transfer function 10 of transferring data read and written in the disk device through the SAN from the memory area 25 for input/output to the memory area 25 for cache by using the cache mechanism 24.
    ＳＡＮ用ファイルシステム２１は、ネットワークファイルシステム２７のキャッシュ機構２４にアクセスするキャッシュアクセス機構２９と、そのキャッシュ機構２４を用いて、ＳＡＮ経由でディスク装置に対して読み書きされたデータを入出力用メモリ領域２５からキャッシュ用メモリ領域２５に転送するデータ転送機能１０とを備える。 - 特許庁
  • The cache memory 21 comprises a data memory 1 for storing data, a tag memory 2 for storing address information about each piece of data, and a cache control part 3 for determining whether the cache memory 21 has a hit or not, and the cache control part 3 has a hit detector/encoder 6, fixed address memory specification parts 7 and a refill object generator 8.
    本発明に係るキャッシュメモリ２１は、データを格納するデータメモリ１と、各データのアドレス情報を格納するタグメモリ２と、キャッシュメモリ２１にヒットしたか否かを判定するキャッシュ制御部３とを備え、キャッシュ制御部３は、ヒット検出器＆エンコーダ６と、固定アドレスメモリ指定部７と、リフィル対象生成器８とを有する。 - 特許庁
  • The processing satellite web proxy cache subsystem for a satellite payload 106 is provided with an uplink demodulator/decoder 108 for recovering the resource information request from a satellite uplink, cache memory 210, proxy cache 118 provided with a processor 204, and switch 116 coupled to the uplink demodulator/decoder and the web proxy cache.
    衛星ペイロード１０６のための処理用衛星プロキシ・キャッシュ・サブシステムは、衛星アップリンクからリソース情報要求を回復するアップリンク復調・復号器１０８と、キャッシュメモリ２１０、プロセッサ２０４を含むプロキシ・キャッシュ１１８と、アップリンク復調・復号器及びウェブ・プロキシ・キャッシュに結合されたスイッチ１１６とを備える。 - 特許庁
  • A portal server 2 receives a content distribution request from an on-vehicle unit 1, retrieves the list of cache servers which owns the content by referring to a contents list, specifies the optimal cache server on the basis of the positional information of the on-vehicle unit 1 and the cache server, and instructs content distribution from the specified cache server.
    ポータルサーバ２は、車載機１からコンテンツ配信要求を受信し、コンテンツリストを参照して該当コンテンツを所有するキャッシュサーバの一覧を検索し、車載機１とキャッシュサーバの位置情報に基づき最適なキャッシュサーバを特定し、当該特定されたキャッシュサーバからのコンテンツ配信を指示する。 - 特許庁
  • The problems are solved by a system that is used in the three-dimensional computer graphics and includes an initial vertex buffer store (Primary Vertex Cache Store, PVC), a vertex processing unit (VPU), a secondary vertex cache store (SVC), a primitive engine (PE), a fixed primitive assembly (FPA) and a vertex cache controller (VCC), or the like.
    上記課題は，３次元コンピュータグラフィックスに用いられるシステムであって，初期頂点バッファストア（Primary Vertex Cache Store, ＰＶＣ）と，頂点プロセッシングユニット（ＶＰＵ）と，第2の頂点キャッシュストア（ＳＶＣ）と，プリミティブエンジン（ＰＥ）と，固定プリミティブアセンブリ（ＦＰＡ）と，頂点キャッシュ制御装置（ＶＣＣ）とを具備するシステムなどにより解決される。 - 特許庁
  • A cache control device 300 memorizes a part of the address (load address and column address) of the data which is being registered in the cache memory, compares it with that of the address of the memory access demanded during the registration of the data, specifies a data in the cache memory except for the data which is being registered and permits the memory access to the corresponding cache memory.
    キャッシュ制御装置３００は、キャッシュメモリに登録動作中データのアドレスの一部（ローアドレス、カラムアドレス）を記憶し、登録動作中に要求されるメモリアクセスのアドレスの該当部を比較し、登録動作中のデータを除いたキャッシュメモリ内のデータを特定し、該当するキャッシュメモリへのメモリアクセスを許可する。 - 特許庁
  • Further, the storage device monitors the amount of dirty data in volatile cache memory such that the dirty data cached in volatile cache memory is sure to be within the backup area in nonvolatile cache memory, and when the dirty data amount exceeds a predetermined threshold, releases the cache residency area to secure the backup area.
    また、ストレージ装置は、揮発性キャッシュメモリにキャッシュされたダーティデータが不揮発性キャッシュメモリのバックアップ領域内に確実に収まるように、揮発性キャッシュメモリのダーティデータの量を監視し、当該ダーティデータの量が所定の閾値を超える場合には、キャッシュ常駐化領域を解放して、バックアップ領域を確保する。 - 特許庁
  • A microprocessor and a control method employ an L1 cache 12 directly accessible to the CPU 11, the L2 cache 13 searchable for data required by the CPU 11 that is not present in the L1 cache 12, and a flag 14 representing whether there is initial data in the L2 cache 13.
    本発明のマイクロプロセッサおよびその制御方法は、ＣＰＵ１１から直接アクセスされるＬ１キャッシュ１２と、Ｌ１キャッシュ１２にＣＰＵ１１が必要とするデータが存在しない場合に、当該データが検索されるＬ２キャッシュ１３と、Ｌ２キャッシュ１３における初期データの有無を示すフラグ１４を有する。 - 特許庁
  • Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.
    マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁
  • Kernels compiled with slab cache statistics will also have "(statistics)" in the first line of output, and will have 5 additional columns, namely: the high water mark of active objects; the number of times objects have been allocated; the number of times the cache has grown (new pages added to this cache); the number of times the cache has been reaped (unused pages removed from this cache); and the number of times there was an error allocating new pages to this cache.
    slab キャッシュ統計の機能を有効にしてコンパイルされたカーネルでは、出力の最初の行に "(statistics)" と表示され、 5 つのカラムが追加される。 それぞれ、アクティブなオブジェクトの瞬間最大値、オブジェクトがアロケートされた回数、キャッシュの大きさが拡張された(新しいページがこのキャッシュに追加された) 回数、キャッシュの大きさが縮小された(使っていないページがこのキャッシュから削除された) 回数、新たなページをこのキャッシュにアロケートする際に起きたエラーの回数、である。 - JM
  • Each cache server computer 11 autonomously exchanges information with other nearby cache server computers to predetermine a cache hold amount that the computer itself should hold and distributes new data or updated data to all cache server computers 11 at the same time by a multicast transmitting computer 12 at a request from a client computer 12, and thus each cache server computer 11 interchanges the information to make one nearby cache server computer 11 hold its data.
    各キャッシュサーバ計算機１１が近傍内で自律的に情報を他のキャッシュサーバ計算機と取り交わすことで、自計算機が保持すべきキャッシュ保持量を事前に決定し、クライアント計算機２からの要求に対して、新規データもしくは更新されたデータであれば、マルチキャスト送信計算機１２より全てのキャッシュサーバ計算機１１に同時に配送させ、各キャッシュサーバ計算機１１が情報を取り交わすことで、該データを近傍内の一のキャッシュサーバ計算機１１に保持させる。 - 特許庁
  • Each message cache corresponds to one of recorded data via the server 110.
    各メッセージキャッシュはサーバ１１０を介して録音済みの１つのデータと呼応する。 - 特許庁
  • To prevent such a state that data on a cache memory are not written back for a long time.
    キャッシュメモリ上のデータが長時間ライトバックされない状態を防止する。 - 特許庁
  • The identifier is associated with the index and is registered in the cache index table 24.
    キャッシュインデックステーブル２４には、識別子がインデックスに対応付けて登録される。 - 特許庁
  • PROCESSOR WITH CACHE WAY PREDICTION USING BRANCH TARGET ADDRESS AND METHOD THEREOF
    ブランチ目的アドレスを利用してキャッシュウェイを予測するプロセッサ及びその方法 - 特許庁
  • ALIGNMENT INSTRUCTION CACHE PROCESSING FOR INSTRUCTION FETCH COVERING PLURAL PREDICTIVE BRANCH INSTRUCTIONS
    複数予測分岐命令にわたる命令フェッチの位置合わせ命令キャッシュ処理 - 特許庁
  • To increase the operation frequency of an information processor adopting a cache memory.
    キャッシュメモリを採用する情報処理装置の動作周波数を大きくする。 - 特許庁
  • To prevent cache page competition caused by a plurality of commands from the same host.
    同一ホストからの複数のコマンド同士によるキャッシュページ競合を防止する。 - 特許庁
  • A request to provide an electronic article to the user is received at the cache.
    電子商品をユーザへ提供することを求めるリクエストをキャッシュが受け取る。 - 特許庁
  • The edge server SE acquires the pertinent content from a distribution center to a cache.
    エッジサーバＳＥは配信センターから該当するコンテンツをキャッシュに取得する。 - 特許庁
  • To provide a multiprocessor in which power consumption is reduced for transferring a cache line.
    キャッシュラインの転送時の消費電力を低減したマルチプロセッサを提供する。 - 特許庁
  • A register file is used as the physical configuration element of a memory of an instruction cache tag.
    命令キャッシュタグのメモリの物理的構成要素としてレジスタファイルを用いる。 - 特許庁
  • A hit determination means 24 determines a hit way in case that a cache access is hit.
    ヒット判定手段２４は、キャッシュアクセスがヒットしたときヒットウェイを判定する。 - 特許庁
  • CACHE MANAGING DEVICE AND COMPUTER READABLE RECORDING MEDIUM RECORDED WITH PROGRAM
    キャッシュ管理装置及びプログラムを記録したコンピュータ読み取り可能な記録媒体 - 特許庁
  • INFORMATION PROCESSOR EQUIPPED WITH WRITE-BACK CACHE AND DIAGNOSTIC METHOD OF MAIN MEMORY THEREOF
    ライトバックキャッシュを備える情報処理装置、及びその主メモリ診断方法 - 特許庁
  • To efficiently cache irrespective of the types of contents for which a web access request is issued.
    ウェブアクセス要求されたコンテンツの種類によらず、効率的にキャッシュする。 - 特許庁
  • To provide a device and a method for direct access to a cache memory.
    キャッシュ・メモリに対する直接アクセスのための方法および装置を提供する。 - 特許庁
  • METHOD AND SYSTEM FOR CACHE HIT UNDER MISS COLLISION HANDLING, AND MICROPROCESSOR
    ミス衝突処理状態でのキャッシュ・ヒットのための方法、システムおよびマイクロプロセッサ - 特許庁
  • To provide a high speed cache memory in which old data is not used.
    高速で旧いデータが使用されることのないキャッシュメモリを提供すること。 - 特許庁
  • METHOD FOR MAINTAINING COHERENCY IN CACHE HIERARCHY, COMPUTER SYSTEM AND PROCESSING UNIT
    キャッシュ階層で首尾一貫性を維持する方法、コンピュータ・システム、及び処理ユニット - 特許庁
  • To provide an apparatus for managing cache consistency preventing an unneeded transaction.
    不必要なトランザクションを防止できるキャッシュ一貫性管理装置を提供する。 - 特許庁
  • The data requested to be written to the storage medium is stored in a cache.
    ストレージ・メディアに書き込むように要求されたデータがキャッシュに格納される。 - 特許庁
  • To prevent increase in memory access due to cache mishit by the processing unit of compression.
    圧縮の処理単位でのキャッシュミスヒットによるメモリアクセスの増加を防ぐこと。 - 特許庁
  • Additionally, the device can function as a cache for a hard disk drive.
    加えて、デバイスは、ハードディスクドライに対するキャッシュとして機能することができる。 - 特許庁
  • This function is realized by a core cache writing control circuit constituted of devices 8-14.
    この機能は、８〜１４で構成されるコアキャッシュ書込制御回路が担う。 - 特許庁
  • METHOD FOR AVOIDING CACHE COHERENCE MISMATCH AND DUPLICATION SYSTEM USING IT
    キャッシュコヒーレンス不整合を回避する方法およびそれを用いた２重化システム - 特許庁
＜前へ 1 2 .... 35 36 37 38 39 40 41 42 43 .... 115 116 次へ＞

例文データの著作権について