「Cache」を含む例文一覧(5775)
＜前へ 1 2 .... 36 37 38 39 40 41 42 43 44 .... 115 116 次へ＞- INFORMATION PROCESSOR EQUIPPED WITH WRITE-BACK CACHE AND DIAGNOSTIC METHOD OF MAIN MEMORY THEREOF
ライトバックキャッシュを備える情報処理装置、及びその主メモリ診断方法 - 特許庁 - To efficiently cache irrespective of the types of contents for which a web access request is issued.
ウェブアクセス要求されたコンテンツの種類によらず、効率的にキャッシュする。 - 特許庁 - CACHE MANAGING DEVICE AND COMPUTER READABLE RECORDING MEDIUM RECORDED WITH PROGRAM
キャッシュ管理装置及びプログラムを記録したコンピュータ読み取り可能な記録媒体 - 特許庁 - To provide a device and a method for direct access to a cache memory.
キャッシュ・メモリに対する直接アクセスのための方法および装置を提供する。 - 特許庁 - METHOD AND SYSTEM FOR CACHE HIT UNDER MISS COLLISION HANDLING, AND MICROPROCESSOR
ミス衝突処理状態でのキャッシュ・ヒットのための方法、システムおよびマイクロプロセッサ - 特許庁 - To provide a high speed cache memory in which old data is not used.
高速で旧いデータが使用されることのないキャッシュメモリを提供すること。 - 特許庁 - METHOD FOR MAINTAINING COHERENCY IN CACHE HIERARCHY, COMPUTER SYSTEM AND PROCESSING UNIT
キャッシュ階層で首尾一貫性を維持する方法、コンピュータ・システム、及び処理ユニット - 特許庁 - To provide an apparatus for managing cache consistency preventing an unneeded transaction.
不必要なトランザクションを防止できるキャッシュ一貫性管理装置を提供する。 - 特許庁 - The data requested to be written to the storage medium is stored in a cache.
ストレージ・メディアに書き込むように要求されたデータがキャッシュに格納される。 - 特許庁 - To output the hit rate of a cache memory within a certain cycle in real time.
一定のサイクル内のキャッシュメモリのヒット率をリアルタイムに出力可能とする。 - 特許庁 - This function is realized by a core cache writing control circuit constituted of devices 8-14.
この機能は、８〜１４で構成されるコアキャッシュ書込制御回路が担う。 - 特許庁 - Furthermore, the controlling part can change segment sizes of a plurality of cache memories 104.
さらに、制御部は、複数個のキャッシュメモリ１０４のセグメントサイズを変更できる。 - 特許庁 - To provide a cache memory device which can attain high-speed invalidation processing.
無効化処理の高速化を図ることが可能なキャッシュメモリ装置を提供する。 - 特許庁 - METHOD AND DEVICE FOR IMPROVING SYSTEM PERFORMANCE BY USING SHARED CACHE MEMORY
共有キャッシュメモリを用いてシステム性能を向上させる方法および装置 - 特許庁 - PREEMPTIVE THERMAL MANAGEMENT SYSTEM FOR COMPUTING SYSTEM BASED ON CACHE PERFORMANCE
キャッシュ・パフォーマンスに基づいたコンピュータ・システムに関する先制的な熱管理システム - 特許庁 - CACHE MEMORY FAST REFERRING METHOD, AND DATA PROCESSOR AND DATA PROCESSING METHOD USING SAME
キャッシュメモリ高速参照方法とこれを用いたデータ処理装置及び方法 - 特許庁 - METHOD FOR AVOIDING CACHE COHERENCE MISMATCH AND DUPLICATION SYSTEM USING IT
キャッシュコヒーレンス不整合を回避する方法およびそれを用いた２重化システム - 特許庁 - To prevent increase in memory access due to cache mishit by the processing unit of compression.
圧縮の処理単位でのキャッシュミスヒットによるメモリアクセスの増加を防ぐこと。 - 特許庁 - Additionally, the device can function as a cache for a hard disk drive.
加えて、デバイスは、ハードディスクドライに対するキャッシュとして機能することができる。 - 特許庁 - The memory access latency is shortened by use of information of a cache copy tag and snooping.
スヌープとキャッシュコピータグの情報を使ってメモリアクセスレイテンシの短縮を図る。 - 特許庁 - To provide a file acquisition system provided with a more efficient cache mechanism, and so on.
より効率的なキャッシュ機構を備えたファイル取得システム等を提供する。 - 特許庁 - The garbage collector will always run if there are more than this number of entries in the cache.
キャッシュのエントリがこの数を越えると、ガベージ・コレクタはただちに実行される。 - JM - The maxcache argument is the maximum number of pages from the underlying file to cache at any one time.
maxcache引数は基ファイルをキャッシュするときに用いる最大ページ数である。 - JM - DATABASE MANAGEMENT SYSTEM FOR CONTROLLING SETTING OF CACHE PARTITION REGION OF STORAGE SYSTEM
ストレージシステムのキャッシュパーティション領域の設定を制御するデータベース管理システム - 特許庁 - Access to the lines in the prefetch buffer is controlled by the tag cache.
プリフェッチ・バッファ内のラインに対するアクセスはタグ・キャッシュによって制御される。 - 特許庁 - DISTRIBUTED PARALLEL PROCESSING CACHE DEVICE AND METHOD, RESOURCE MANAGEMENT NODE AND PROGRAM
分散並列処理キャッシュ装置及び方法及び資源管理ノード及びプログラム - 特許庁 - In addition, when the remaining number r is updated, cache coherence processing is required.
なお、残数ｒを更新する場合には、キャッシュコヒーレンスの処理を必要とする。 - 特許庁 - Each web server 5 provides a cache memory 55 which memorizes copy data of the master data.
Ｗｅｂサーバ５は、それぞれ、マスタデータのコピーデータを記憶するキャッシュメモリ５５を備える。 - 特許庁 - HARDWARE SUPPORTING EXCEPTION FOR PROCESSING SOFTWARE ERROR OF I/O ADDRESS CONVERSION CACHE ERROR
Ｉ／Ｏアドレス変換キャッシュ・ミスのソフトウェア・ミス処理用ハードウェア支援エクセプション - 特許庁 - When using the contents of the cache, the contents are encrypted by using the user password.
そのキャッシュ内容を利用する際には、ユーザパスワードを使用して復号化する。 - 特許庁 - A requests other than the cache replacement request is output to the local bus 300a.
キャッシュリプレース要求以外のリクエストは，ローカルバス３００ａに出力される。 - 特許庁 - A pixel of received pixel data and adjacent pixels are subjected to value discrimination processing (pre-cache discrimination) (S302).
隣接画素との値判定処理（プレキャッシュ判定）が行われる（Ｓ３０２）。 - 特許庁 - Test if a cache is available and (if yes) return it to the browser.
キャッシュが有効かどうかをテストし、(有効であれば)ブラウザにそれを返します。 - PEAR - Don't cache the method call when its output contains the string "NOCACHE".
出力に "NOCACHE" という文字列が含まれている場合は、メソッドコールをキャッシュしません。 - PEAR - Defines common functions for unit conversions, checks for cache enabling and does other miscellaneous things.
単位の変換やキャッシュのチェックなどの共通関数が定義されています。 - PEAR - The rest of the functions are used to clear the cache, or parts of it.
その他の関数はキャッシュやその一部を消去するために用いられます。 - Python - To provide a WWW cache system capable of reducing network traffic.
ネットワークのトラフィックを軽減可能なＷＷＷキャッシュシステムを提供する。 - 特許庁 - To provide a partial coincidence/partial output cache for a computer arithmetic operation.
コンピュータ算術演算のための部分一致部分出力キャッシュを提供する。 - 特許庁 - In the two-step update process, the cache is always kept in a consistent state.
この２段階更新プロセスは、キャッシュを常に一貫した状態にしておく。 - 特許庁 - To improve processing efficiency by reducing power consumption in a cache memory.
キャッシュメモリにおける消費電力を低減し、処理効率の向上を図ること。 - 特許庁 - Storage capacities of these cache areas are changed by characteristics of retrieval.
これらのキャッシュ領域の記憶容量は、検索の特性によって変更される。 - 特許庁 - To provide a cache server that can serve a service with the same quality as that of a media server.
メディアサーバと同品質のサービスを可能とするキャッシュサーバを実現する。 - 特許庁 - The two-phase update process leaves the cache, at all times, in a consistent state.
この２段階更新プロセスは、キャッシュを常に一貫した状態にしておく。 - 特許庁 - Thus, the capacity of the storage control part cache memory 64 is suppressed.
これにより、記憶制御部キャッシュメモリ６４の容量を抑制することができる。 - 特許庁 - Specifically, the cache control unit 2, during an "H" period while a snoop request signal S1 is asserted, outputs a cache access mode switchover signal S10 of "H" level, and during periods other than that period, outputs the cache access mode switchover signal S10 of "L" level.
具体的に、キャッシュ制御部２は、スヌープ要求信号Ｓ１がアサートされている「Ｈ」期間、「Ｈ」レベルのキャッシュアクセスモード切替信号Ｓ１０を出力し、それ以外の期間では、「Ｌ」レベルのキャッシュアクセスモード切替信号Ｓ１０を出力する。 - 特許庁 - When the necessity of cache is judged, a cache instruction of the rich content is transmitted from one of reader's client terminals 105-1 to 105-n to one of cache servers 104-1 to 104-n for receiving a rich content transmission request.
このとき、キャッシュが必要であると判断された場合、購読者のクライアント端末１０５−１〜１０５−ｎからリッチコンテンツの送信要求を受け付けるキャッシュサーバ１０４−１〜１０４−ｎに、そのリッチコンテンツのキャッシュ指示を送信する。 - 特許庁 - By such comparison, the cache way having a probability of resulting in a cache hit is determined, when the branch target address is determined as an instruction word address to be fetched next, a fetch instruction word is extracted by accessing only to the determined cache way.
このような比較によって、キャッシュヒットを発生させる可能性があるキャッシュウェイを決定し、ブランチ目的アドレスが次にフェッチする命令語アドレスと決定されれば、決定されたキャッシュウェイのみ接近してフェッチ命令語を抽出する。 - 特許庁 - When the dispatcher process execution means distributes the processing to the processing process execution means, the dispatcher process execution means monitors a cache survival time of each processing process by use of the cache clear notification, and allocates the processing to the processing process execution means having the longest cache survival time.
ディスパッチャプロセス実行手段は、処理プロセス実行手段に処理を振り分ける際、キャッシュクリア通知を利用して各処理プロセスのキャッシュ生存時間を監視し、キャッシュ生存時間が最も長い処理プロセス実行手段に処理を割り振る。 - 特許庁 - The method also comprises: a step 310 of allocating the two cache lines in parallel; a step 315 of maintaining coherency of the two requested cache lines in parallel; and a step 320 of reading data associated with the two cache lines from data caches in parallel.
また、二つのキャッシュ・ラインを並列に割り当てる段階３１０と、二つのキャッシュ・ラインの整合性を並列に維持する段階３１５と、二つのキャッシュ・ラインに関連付けられたデータをデータ・キャッシュから並列に読む段階３２０を含む。 - 特許庁 - When the result of cache discrimination due to a cache discriminating circuit 12 for a write command shows cache hit, a disk controller 8 performs processing from the start of data transfer to the end of the command only through respective circuits 10-17 composed of hardware while a CPU 5 is not concerned in.
ディスクコントローラ８は、ライトコマンドのキャッシュ判定回路１２によるキャッシュ判別結果がキャッシュヒットの場合には、ＣＰＵ５が関与せずに、ハードウエアによる各回路１０〜１７のみでデータ転送の開始からコマンドの終了までを処理する。 - 特許庁
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