「Cache」を含む例文一覧(5776)
＜前へ 1 2 .... 40 41 42 43 44 45 46 47 48 .... 115 116 次へ＞- To effectively cache a rich content whose access increase is expected in the future.
将来的にアクセスの増加が見込まれるリッチコンテンツを効果的にキャッシュすること。 - 特許庁 - The trace field designates the vector of a path, and the cache level field designates the level of a cache memory, and the flash field indicates whether or not all the preceding operations should be abandoned.
トレースフィールドはパスのベクトルを、キャッシュレベルフィールドはキャッシュメモリのレベルをそれぞれ指定し、フラッシュフィールドは総ての先行するオペレーションが破棄されるべきか否かを示す。 - 特許庁 - CACHE MEMORY SYSTEM AND METHOD CAPABLE OF ADAPTIVELY ACCOMMODATING VARIOUS MEMORY LINE SIZE
さまざまなメモリラインサイズに適応的に対応可能なキャッシュメモリシステムおよび方法 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT INCORPORATING DATA CACHE AND AT-SPEED TEST METHOD THEREOF
データキャッシュが内蔵された半導体集積回路およびそれの実速度テスト方法 - 特許庁 - Very few cache systems offer a protection against this problem.
ほとんどのキャッシュシステムでは、この問題に対する保護機能が提供されていません。 - PEAR - Send HTTP headers with the correct content-type (application/vnd.ms-excel), cache control and filename for the file.
HTTP ヘッダに正しい content-type (application/vnd.ms-excel)とキャッシュコントロール、そしてファイル名をつけて送信します。 - PEAR - What exactly is this cache feature?This is the way to bypass RegExp parsing on template load.
これは、テンプレートの読み込み時の正規表現によるパースを回避する方法です。 - PEAR - There should be a function to query whether a particular URL is in the cache.
ある URL がキャッシュにあるかどうか調べるような関数があればと思っています。 - Python - If so, it returns a descriptor for information stored in the cache; otherwise, it calls the converter and enters the result in the cache.
呼ばれていれば、この関数はキャッシュに格納されている情報に対するデスクリプタを返す。 呼ばれていなければ、この関数はコンバータを呼び、その結果をキャッシュに入れる。 - XFree86 - A photomap cache of up to n entries is controlled by xieperf to avoid having to constantly reload these images during test initialization.The default cache size is 4.
テストの初期化の途中にこれらのイメージを常に再読み込みするのを避けるため、xieperfは n エントリまでのフォトマップのキャッシュを制御する。 デフォルトのキャッシュのサイズは4である。 - XFree86 - To provide a cache memory system preventing useless memory access in parallel computers.
並列計算機での無駄なメモリアクセスを回避可能なキャッシュメモリシステムを提供する。 - 特許庁 - METHOD FOR CONTROLLING CACHE TAG AND INFORMATION PROCESSOR USING THE CONTROLLING METHOD
キャッシュＴＡＧ制御方法及びこの制御方法を用いた情報処理装置 - 特許庁 - The CD is divided into banks according to the column of a cache address storage part of each IP.
ＣＤは各ＩＰのキャッシュアドレス記憶部のカラムに応じてバンク分けされている。 - 特許庁 - The architecture of the present invention can include a cache and a digest generator to store predetermined objects in the cache based on the digest generated by the digest generator.
本発明のアーキテクチャは、キャッシュとダイジェスト発生器を備え、このキャッシュ内にはダイジェスト発生器によって生成されたダイジェストに基づいて所定のオブジェクトが格納される。 - 特許庁 - To provide a technology for packaging a web cache, in an existing home gateway in a simple manner.
既存のホームゲートウェイにＷｅｂキャッシュを手軽に実装させる技術を提供する。 - 特許庁 - To provide a data transfer controller, which determines whether or not data has been correctly stored in a cache memory even when the data is transferred to the cache memory in an improper order.
本発明のデータ転送制御装置は、キャッシュメモリへのデータ転送順序が乱れる場合でも、データがキャッシュメモリに正しく記憶されたか否かを判定できる。 - 特許庁 - As to a read cache area 60, the memory management information 56 is similarly changed so that read cache area 60 is cyclically shifted in units of sector size or in units of word.
リードキャッシュ領域６０についても、同様に、セクタサイズ単位またはワード単位ずつドキャッシュ領域６０を巡回させるようにメモリ管理情報５６を変更する。 - 特許庁 - To reduce a load to delete a cache entry caused by the change of a routing table.
ルーティングテーブルの変更に伴ってキャッシュエントリを削除する負荷を低減する。 - 特許庁 - This cache memory system is provided with a multiway set associative type cache memory 20, a bus load detection part 30 for detecting the load state of a bus to which the cache memory 20 is connected and outputting bus load information D2 and a replacing way control part 40 for changing a replacing method of the cache memory 20 in accordance with the bus load information D2 outputted from the bus load detection part 30.
マルチウェイセットアソシアティブ方式のキャッシュメモリ２０と、キャッシュメモリ２０が接続されているバスの負荷状態を検出しバス負荷情報Ｄ２を出力するバス負荷検出部３０と、バス負荷検出部３０によるバス負荷情報Ｄ２に応じてキャッシュメモリ２０のリプレース方法を変更するリプレースウェイ制御部４０とを備える。 - 特許庁 - Then, at the time of receiving the inquiry from a cache retrieving means 3c, a cache information retrieving means 4c refers to the cache arrangement information 13, and when the information to be accessed is held in the cache storing means of the other proxy server, the proxy server which holds the information to be accessed is communicated to the accessed proxy server so as to be accessed.
そして、キャッシュ情報検索手段４ｃが、キャッシュ検索手段３ｃからの問い合わせを受信すると、キャッシュ配置情報１３を参照し、別のプロキシサーバのキャッシュ記憶手段にアクセス対象の情報が保持されていれば、このアクセス対象の情報を保持するプロキシサーバをアクセスされたプロキシサーバに通知し、アクセスさせる。 - 特許庁 - A check part determines whether garbage collection by a memory management part is performed or not (S9), the check part makes a cache flush part perform cache flush processing when the garbage collection is performed (YES in S10, S4), and the check part controls the cache flush part not to perform the cache flush processing when the garbage collection is not performed (NO in S10, S5).
メモリ管理部によるガーベージコレクションが行われたか否かをチェック部が判断し（Ｓ９）、ガーベージコレクションが行われていれば、チェック部はキャッシュフラッシュ部にキャッシュフラッシュ処理を行わせ（Ｓ１０でＹＥＳ、Ｓ４）、ガーベージコレクションが行われていなければ、チェック部はキャッシュフラッシュ部にキャッシュフラッシュ処理を行わせないように制御する（Ｓ１０でＮＯ、Ｓ５）。 - 特許庁 - This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.
複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁 - A cache memory is divided into cache blocks 201 consisting of plural addresses and the update frequencies of the cache blocks 201 are measured, and the cache protocol for maintaining the consistency of data is dynamically switched from a protocol for a update type to a protocol for an invalidation type and vice versa according to the measurement results.
キャッシュメモリを複数アドレスから成る複数のキャッシュブロックに分割し、各キャッシュブロックの更新頻度を計測し、その計測結果に基づいてデータの一貫性を保つためのキャッシュプロトコルを更新型向きから無効化型向きへ、または無効化型向きから更新型向きへ動的に変化させるように動的にキャッシュプロトコルを切り替える。 - 特許庁 - In response to association of the target address with the entry having a second ineffective coherency condition in the first cache directory, a request designating the target address is sent onto the mutual connection fabric after the coherency condition associated with the target address is decided in the second cache directory of the cache coherency lower level cache.
ターゲット・アドレスが第一キャッシュディレクトリにおいて第２無効コヒーレンシ状態を有するエントリと関連付けられていることに応答して、キャッシュ・コヒーレンシの下位レベル・キャッシュの第２キャッシュ・ディレクトリにおいてターゲット・アドレスと関連付けられたコヒーレンシ状態を決定した後、相互接続ファブリック上にターゲット・アドレスを指定するリクエストを送出する。 - 特許庁 - Plural cache memories 2 broadcast memory access requests, which are transmitted by the respective cache memories, for accessing a shared memory 5 also to a directory memory 6 together with the shared memory 5 through an optical transmission medium 4 and the directory memory 6 broadcasts the internal states of all the plural cache memories 2 recorded in that directory memory 6 to these plural cache memories.
複数のキャッシュメモリ２は、それぞれのキャッシュメモリが発信した、共有メモリ５をアクセスするメモリアクセス要求を、光伝送媒体４を介在させて、共有メモリ５と共にディレクトリメモリ６にもブロードキャストし、ディレクトリメモリ６は、そのディレクトリメモリ６に記録された複数のキャッシュメモリ２全ての内部状態を、それら複数のキャッシュメモリに向けてブロードキャストする。 - 特許庁 - A specific address area of a cache address area is set in a non-cache area setting register (4) with an area setting valid bit to a cache memory (8), when the specific address area is accessed by a CPU core (1) and when a corresponding area is set in the non-cache area by the area setting valid bit, an external memory is accessed.
キャッシュメモリ（８）に対し、キャッシュアドレス領域の特定のアドレス領域を非キャッシュ領域設定レジスタ（４）に領域設定有効ビットともに設定し、この特定アドレス領域がＣＰＵコア（１）によりアクセスされたとき、対応の領域が非キャッシュ領域に領域設定有効ビットにより設定されているときには、外部のメモリに対しアクセスする。 - 特許庁 - To provide a data access control method by a tamper-resistant microprocessor and a cache memory mount processor without the need for a complicated hardware function wherein contents of a cache memory can be read from other programs with a secure method when a plurality of programs share one encryption key without the access limit of the cache memory and without the need for scanning all areas of the cache memory.
キャッシュメモリのアクセス制限がなく、キャッシュメモリの全領域を走査する必要がなく、複数のプログラムが１つの暗号鍵を共有する際安全な方法で他のプログラムから読み出すことができ、複雑なハードウェア機能が不要な耐タンパマイクロプロセッサ及びキャッシュメモリ搭載プロセッサによるデータアクセス制御方法を提供する。 - 特許庁 - A movement control part 26 takes out a cache entry 23a having a high access frequency from the head of the LRU buffer 22, moves it to another cache server 18 placed in the downstream near the contents receiver 14, takes out a cache entry 23n having a low access frequency from the tail of the LRU buffer 22, and moves it to a cache server 18 placed in the upstream near a contents provider.
移動制御部２６は、ＬＲＵバッファ２２のヘッドからアクセス頻度の高いキャッシュエントリ２３ａを取り出し、コンテンツレシーバ１４に近い下流にある他のキャッシュサーバ１８に移動させ、ＬＲＵバッファ２２のテイルからアクセス頻度の低いキャッシュエントリ２３ｎを取り出し、コンテンツプロバイダに近い上流にあるキャッシュサーバ１８に移動させる。 - 特許庁 - In a descriptor cache controller 107, a descriptor gather list is constituted virtually from analysis by tracking automatically a descriptor chain on a host memory from a descriptor notified by the host, and part of the virtual descriptor gather list is referred to, as a receive descriptor cache window, a transmission descriptor cache window, and a receive accomplishment descriptor cache window.
デスクリプタ・キャッシュ・コントローラ１０７は、ホストより通知されたデスクリプタからホスト・メモリ上のデスクリプタ・チェーンを自動的に辿って解析することによりデスクリプタ・ギャザー・リストを仮想的に構築し、該仮想デスクリプタ・ギャザー・リストの一部を受信デスクリプタ・キャッシュ・ウィンドウ，送信デスクリプタ・キャッシュ・ウィンドウ，および受信完了デスクリプタ・キャッシュ・ウィンドウとして参照させる。 - 特許庁 - CACHE SYSTEM AND CACHING METHOD FOR STORING FILE DATA BY DIVIDING CHACE MEMORY INTO MEMORY BLOCKS
キャッシュメモリをメモリブロックに分けてファイルのデータを保存するキャッシュ方法及びキャッシュシステム - 特許庁 - To prevent loss of cache data with high accuracy when a power failure occurs during power restoration.
復電処理中に停電が発生した場合に、キャッシュデータのロストを精度よく防止する。 - 特許庁 - IMPROVEMENT OF RELIABILITY USING NONVOLATILE MEMORY CACHE IN DISCLESS NETWORK-BOOTABLE COMPUTER
ディスクレスネットワークブータブルコンピュータにおける不揮発性メモリキャッシュを用いた信頼性の改善 - 特許庁 - When the presence of the cache in the local file system is judged, the down-load of the application is not executed.
ローカル・ファイルシステムにキャッシュされている場合には、アプリケーションのダウンロードは行なわない。 - 特許庁 - The cache determination is made based on the control unit 2 and a count value based on the second value (n) of change.
制御部２、第２の変化値ｎに基づくカウント値に基づいてキャッシュ判定をする。 - 特許庁 - To execute a printing process at a high speed and to efficiently control a cache area of a memory.
印刷処理を高速で行い、さらに、メモリのキャッシュ領域を効率良く制御する。 - 特許庁 - To improve plotting performance by arranging an independent cache in each of plural plotting modules.
複数の描画モジュール毎に独立したキャッシュを配置し描画性能を向上すること。 - 特許庁 - When accessing data, host computers send packets to the cache memory through the switch.
ホストコンピュータはデータをアクセスするときパケットをスイッチを介してキャッシュメモリに送出する。 - 特許庁 - A cache memory 14 temporarily stores the queue state information read out with the prescheduler 13.
キャッシュメモリ１４は、プレスケジューラ１３で読み出されたキュー状態情報を一時格納する。 - 特許庁 - To provide a system, method and computer program for deriving custom cache dependence relation.
カスタムキャッシュ依存関係を派生させるシステム、方法、およびコンピュータプログラムを提供する。 - 特許庁 - To provide an efficient font cache management system for making character data expansion faster.
文字データ展開の高速化を図るべく、効率的なフォントキャッシュ管理方式を提供する。 - 特許庁 - PROXY CACHE SERVER PROVIDED WITH TRANSLATION FUNCTION, AND BROWSING SYSTEM PROVIDED WITH TRANSLATION FUNCTION HAVING SAME
翻訳機能付きプロキシキャッシュサーバ及びそれを有する翻訳機能付きブラウジング・システム - 特許庁 - Consequently a cache hit rate at the time of alternately reading out the directory data and the file data can be improved.
ディレクトリデータとファイルデータを交互に読み出す場合のキャッシュヒット率が向上する。 - 特許庁 - A cache control part 42 processes data in page units matching stripes of the disk devices.
キャッシュ制御部４２はディスク装置のストライプに一致するページ単位にデータを処理する。 - 特許庁 - The storage device which has received the instruction of prefetch reads the designated data on a cache memory.
プリフェッチの指示を受けた記憶装置は、指定されたデータをキャッシュメモリ上に読み出す。 - 特許庁 - Each group assigns priority to data belonging to its own group according to its unique cache algorithm.
各グループは、独自のキャッシングアルゴリズムで、自グループに属するデータに優先度を割り当てる。 - 特許庁 - The storage validating module sets valid bits when a new cache line is written.
記憶有効モジュールは、新しいキャッシュラインが書き込まれたときに有効ビットを設定する。 - 特許庁 - METHOD AND SYSTEM FOR ENABLING PCI-PCI BRIDGE TO CACHE DATA WITHOUT COHERENCY SIDE REACTION
コヒーレンシ副作用なしでＰＣＩ−ＰＣＩブリッジがデータをキャッシングできる方法とシステム - 特許庁 - To provide constantly continued data by using a multiplexed cache device.
多重化されたキャッシュ装置を用いて恒常的に継続したデータ提供を可能とする。 - 特許庁 - To suppress reduction in the font number which can be output while reducing the font cache number.
フォントキャッシュ数を減少させながら出力可能なフォント数の減少を抑制する。 - 特許庁 - To protect important cache data from access from a malicious external module.
悪意のある外部モジュールからのアクセスから重要なキャッシュデータを保護できるようにする。 - 特許庁
- 特許庁
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