「Cache」を含む例文一覧(5775)

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  • To improve efficiency of write-back from a cache memory to another nonvolatile semiconductor memory.
    キャッシュメモリから他の不揮発性半導体メモリへの書き戻しの効率化を図る。 - 特許庁
  • The cache 2 issues a transaction retried on a system bus 300 to the bus 300 in accordance with a selection instruction outputted from a priority judging means 211 in the cache 2.
    外部キャッシュ２の優先順位判断手段２１１の選択指示に従い、外部キャッシュ２は、システムバス３００でリトライされたトランザクションをシステムバス３００に発行する。 - 特許庁
  • Thus, data exchanges with the external equipment are performed in appropriate timing regardless of the difference in access time at a cache hit or a cache mishit.
    この結果、キャッシュヒット時およびキャッシュミスヒット時におけるアクセスタイムの差に関わらず、適切なタイミングにおいて外部との間でデータ授受を実行することができる。 - 特許庁
  • The disk driver 212 uses an NVM 23 as a cache of the logic HDD 22.
    また、ディスクドライバ２１２は、論理ＨＤＤ２２のキャッシュとしてＮＶＭ２３を用いる。 - 特許庁
  • To provide an effective cache system in a computer system using an NAS server.
    ＮＡＳサーバを用いたコンピュータシステムにおける効果的なキャッシュシステムを提供する。 - 特許庁
  • To provide a cache server system to secure disk capacity to be cached by every Web server in a cache server and to respond to a request from a Web terminal by high speed response.
    キャッシュサーバ内にＷｅｂサーバ毎にキャッシングするディスク容量を確保し、Ｗｅｂ端末からの要求に高速なレスポンスで応答可能とするキャッシュサーバシステムの提供。 - 特許庁
  • Consequently, registered contents are synchronized between the cache and the duplicated address array (duplicated tag).
    これにより、キャッシュと複製アドレスアレイ（複製タグ）の登録内容が同期化される。 - 特許庁
  • Accordingly, since only a small number of tasks are preferentially executed, ejection of data is hardly caused in a processor cache in hitting, the cache and the processing speed can be thus improved.
    少数のタスクのみが優先的に実行されるので、キャッシュヒット時にプロセッサキャッシュにおいてデータの追い出しが発生しにくくなり、これにより処理速度を向上できる。 - 特許庁
  • DEVICE AND METHOD FOR BACKING-UP DATA ON SERVER BY USING CACHE OF CLIENT
    サーバ上のデータを、クライアントのキャッシュを利用してバックアップする装置および方法。 - 特許庁
  • To improve a reliability of a data memorized by a cache memory in disk array device.
    ディスクアレイ装置内のキャッシュメモリに記憶されるデータの信頼性を向上する。 - 特許庁
  • The second cache memory means 82 makes to memorizes one from (m+n -2)pieces of the divided data and the parity data respectively into a cache memory 65, 75 and doubles the data.
    第二のキャッシュ記憶手段８２は、（ｍ＋ｎ−２）個の分割データおよびパリティデータをそれぞれ１つずつ、キャッシュメモリ６５、７５に記憶させてデータを二重化する。 - 特許庁
  • The cache control part 119 receives a memory response inhibition signal 201 from a defective address detecting device 5, accesses a cache data memory 112, and writes or read the memory, thereby outputting the result to a system bus 9.
    あるメモリモジュール３１で故障が検出された場合、その故障のアドレス１００をキャッシュタグメモリ１１３に保持し、エラービット１１４に”１”を設定する。 - 特許庁
  • To provide a debugging device for a processor incorporating a cache memory of high real-time debugging property, which is free from the restriction of a cache hitting ratio computable period due to the overflow of a counter.
    カウンタのオーバーフローによるキャッシュヒット率算出可能期間の制約の無い、リアルタイムデバッグ性の高いキャッシュメモリ内蔵プロセッサのデバッグ装置を提供する。 - 特許庁
  • To provide a disk device capable of preventing data from being forgot to write at the time of write cache.
    ライトキャッシュ時に於いて、データの書残しを防止するディスク装置を提供する。 - 特許庁
  • The ARP module maintains a cache of mappings between hardware addresses and protocol addresses.
    を用いる。 ARP モジュールはハードウェアアドレスからプロトコルアドレスへのマッピングのキャッシュを管理する。 - JM
  • The garbage collector will not run if there are fewer than this number of entries in the cache.
    この数より少ないエントリしかキャッシュになければ、ガベージ・コレクタは実行されない。 - JM
  • Print the lists of directories and candidate libraries stored in the current cache.
    現在のキャッシュに保存されているディレクトリのリストと、ライブラリの候補を表示する。 - JM
  • 0 (no size is specified) a default cache is used. psize The recno access method stores the in-memory copies of its records in a btree.
    psizerecno アクセスメソッドは、自身のレコードのコピーをメモリ内部にbtree で保存している。 - JM
  • The first two are the per-CPU cache allocation hit and miss counts: the number of times an object was or was not available in the per-CPU cache for allocation.
    最初の 2 つは per-CPU キャッシュのアロケーションヒットカウントとアロケーションミスカウントである。 すなわち、あるオブジェクトをアロケートしたときに、それが per-CPU キャッシュの内部に あった/なかった 回数である。 - JM
  • The IDE's editor displays these files according to the content in your browser's cache.
    IDE のエディタでは、ブラウザのキャッシュの内容に基づいてこれらのファイルが表示されます。 - NetBeans
  • The data remains in a locking cache until it is specifically overwritten under software control.
    データは、ソフトウェアの制御下で明確に上書きされるまで、ロッキング・キャッシュ内に残る。 - 特許庁
  • The tag controlled buffer also includes a tag cache in communication with the prefetch buffer.
    タグ制御されたバッファは、プリフェッチ・バッファとコミュニケーションを行うタグ・キャッシュも含む。 - 特許庁
  • METHOD AND SYSTEM FOR DYNAMICALLY UPDATING ARP CACHE TABLE IN AD HOC NETWORK
    アドホックネットワークにおいて動的にＡＲＰキャッシュテーブルを更新する方法及びシステム - 特許庁
  • In PC data, data retention is emphasized to improve the probability of cache hit, thereby, the cache hit frequency is increased to realize improvement in responsiveness.
    またＰＣデータを対象とする場合はキャッシュヒットの確率向上のためにデータ保持重視とすることで、キャッシュヒット回数の増加によって応答性の向上を実現する。 - 特許庁
  • To provide a method for realizing simultaneous, namely overlapped access to plural cache levels to reduce the waiting time of penalty of an upper level cache mistake.
    上位レベル・キャッシュ・ミスの待ち時間のペナルティを短縮するために、複数のキャッシュ・レベルへの同時のすなわちオーバラップしたアクセスを実現する方法を提供すること。 - 特許庁
  • The writing cache is preferably mounted on a main storage, however, it may be mounted on other storage elements and includes a cache line for temporarily storing written data at a nonvolatile state.
    書込みキャッシュは、好ましくは主記憶に実装されるが他の記憶要素でもよく、書込みデータを一時的に不揮発状態で蓄積するキャッシュ・ラインを含む。 - 特許庁
  • The cache management section 13 caches user information corresponding to the specified user, of user information stored in a DB 3, to a cache holding section 14.
    そして、キャッシュ管理部１３は、ＤＢ３に格納されているユーザ情報のうち、特定した利用者に対応するユーザ情報をキャッシュ保持部１４にキャッシュする。 - 特許庁
  • The arrayed sets of data are thereafter transferred from the cache memory to the storage array substantially at a rate at which additional sets of writeback data are provided to the cache memory by a host.
    その後、データの整列されたセットは実質的にライトバックデータの付加セットがホストによりキャッシュメモリへ提供されるレートでキャッシュメモリから記憶アレイへ転送される。 - 特許庁
  • Thus, a comprehensive drawn image of the cache is provided to the software and erroneous cache penalty when the data transfer is beyond explicit control by the software is minimized.
    これにより、ソフトウエアに対して判りやすいキャッシュの描像を与え、かつ、ソフトウエアで明示的に制御しきれなかった場合のキャッシュミスペナルティを最低限におさえることができる。 - 特許庁
  • If an unresolved branch exists in the unsettled line M, the line M+1 being predictive is prefetched not from the main memory but from the L2 cache to the L1 instruction cache.
    未決のラインＭにおいて未解決のブランチが存在する場合、ラインＭ＋１は予測的であり、メイン・メモリからではなく、Ｌ２キャッシュからＬ１命令キャッシュにプリフェッチされる。 - 特許庁
  • To provide an atomic data transaction device and method, having a non-volatile cache memory.
    非揮発性キャッシュ・メモリを有するアトミック・データ・トランザクション装置および方法を得る。 - 特許庁
  • MEMORY ACCESS DETERMINATION CIRCUIT, MEMORY ACCESS DETERMINATION METHOD, CACHE CONTROL DEVICE, AND ELECTRONIC DEVICE
    メモリアクセス判定回路、メモリアクセス判定方法、キャッシュ制御装置および電子機器 - 特許庁
  • A second cache data reading means 24 receives the URL data registered by the user from a proxy server device and stores the URL data in a second cache data temporarily storing part 34.
    第２のキャッシュデータ読取り手段２４はユーザが登録したＵＲＬデータをプロキシサーバ装置から受取って第２のキャッシュデータ一時記憶部３３に格納する。 - 特許庁
  • To determine a priority in writing cache data to reduce the number of times of swapping of cache data occurred in the print data processing in variable print processing.
    バリアブル印刷処理において、印刷データ処理中に発生するキャッシュデータのスワップ回数を少なくするように、キャッシュデータの書き出し優先順位を決定する。 - 特許庁
  • To reduce penalty to the succeeding operation when the cache error is made.
    キャッシュミスが発生したときの後続のオペレーションに対するペナルティを小さくすること。 - 特許庁
  • PREFETCH INSTRUCTION CONTROL METHOD, PREFETCH INSTRUCTION CONTROLLER AND CACHE MEMORY CONTROLLER
    プリフェッチ命令制御方法、プリフェッチ命令制御装置、およびキャッシュメモリ制御装置 - 特許庁
  • When the gamma correction value corresponding to the cache pixel cue cannot be obtained, the gamma correction value is retrieved by the gamma table (600) and the cache pixel cue is updated (700).
    キャッシュ・ピクセル・キューによって対応するガンマ補正値が得られなかった場合は、ガンマ・テーブルによってガンマ補正値を検索し（６００）、キャッシュ・ピクセル・キューを更新する（７００）。 - 特許庁
  • To improve a speed of response in performing reading for reflecting device data upon a cache area after rewriting the device data without an application program being aware of the cache area.
    アプリケーションプログラムがキャッシュ領域を意識することなく、デバイスデータの書き換え後にキャッシュ領域に反映させるための読み出しを行う際の応答速度を向上させる。 - 特許庁
  • By using position information of a memory for update of the cache copy tag at cache replace time, probability of a hit at the copy tag when accessed again from the own node is increased.
    また、キャッシュリプレース時のキャッシュコピータグの更新にメモリの位置情報を利用することで、自ノードから再アクセスされた場合にコピータグにヒットする確率を上げる。 - 特許庁
  • The rectangular data are copied from the read destination data storage section 2 to an internal cache memory 13.
    読取先データ記憶部２から内部キャッシュ用メモリ13に、矩形データをコピーする。 - 特許庁
  • To shorten the transfer time via a network of a disk cache while minimizing the size of the disk cache in network booting of a general operating system not responding to network booting.
    ネットワークブートに対応していない汎用オペレーティングシステムをネットワークブートする場合、ディスクキャッシュのサイズを小さく、かつディスクキャッシュのネットワーク経由の転送時間を短くすること。 - 特許庁
  • Packet information of a specific input packet is registered in a filter cache table 5.
    フィルタキャッシュテーブル５には特定の入力パケットのパケット情報が登録される。 - 特許庁
  • SERVER CONNECTION SWITCHING PROGRAM, CACHE SERVER, CONTENT SERVER, AND SERVER CONNECTION SWITCHING METHOD
    サーバ接続切り替えプログラム、キャッシュサーバ、コンテンツサーバおよびサーバ接続切り替え方法 - 特許庁
  • STRATEGIES FOR READING INFORMATION FROM MASS STORAGE MEDIUM USING CACHE MEMORY
    キャッシュメモリを使用して大容量記憶媒体から情報を読み出すための戦略（ｓｔｒａｔｅｇｉｅｓ） - 特許庁
  • During the execution, the cache processor caches the newly selected second image data.
    その間に、キャッシュプロセッサは、新たに選択された第２の画像データのキャッシュを行う。 - 特許庁
  • A clock providing control circuit is coupled between a clock generating circuit (PLL 11) and a synchronous circuit (an integer unit 13, a command cache 14 and a data cache 15).
    クロック発生回路（ＰＬＬ１１）と同期回路（整数ユニット１３，命令キャッシュ１４、データキャッシュ１５）との間にクロック供給制御回路が接続されている。 - 特許庁
  • TRANSACTION CACHE CONSISTENCY MAINTENANCE SYSTEM IN MOBILE COMPUTER ENVIRONMENT, AND ITS METHOD
    移動コンピュータ環境におけるトランザクションキャッシュ一貫性維持システム及びその方法 - 特許庁
  • A mask circuit masks a portion of an access address in order to access the stack cache area with access to the first data cache area disabled during the assertion of the stack hit signal.
    マスク回路は、スタックヒット信号のアサート中に、第１データキャッシュ領域のアクセスを禁止してスタックキャッシュ領域をアクセスするために、アクセスアドレスの一部をマスクする。 - 特許庁
  • The computer 106 applies the captured transaction to a software model 108 of cache.
    コンピュータ１０６は捕捉したトランザクションをキャッシュのソフトウエアモデル１０８に適用する。 - 特許庁
  • The trace field designates the vector of a path, and the cache level field designates the level of a cache memory, and the flash field indicates whether or not all the preceding operations should be abandoned.
    トレースフィールドはパスのベクトルを、キャッシュレベルフィールドはキャッシュメモリのレベルをそれぞれ指定し、フラッシュフィールドは総ての先行するオペレーションが破棄されるべきか否かを示す。 - 特許庁
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