「Cell Block」を含む例文一覧(828)
＜前へ 1 2 .... 7 8 9 10 11 12 13 14 15 16 17 次へ＞- The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.
不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁 - The collector 10 for cells in a block comprises mesh-like receivers 12 and 14 receiving a block 30 containing cells, a bottomed cylinder part 16 housing the receivers 12 and 14 and having a cell trapping region 24, and an elastic protector part 18 protecting the cell trapping region 24 of the bottomed cylinder part 16 from ultrasonic radiation.
細胞を含む塊状物３０を収納するメッシュ状収納部１２，１４と、 前記収納部１２，１４を収容し、該収納部１４下部に細胞トラップ領域２４を有する有底筒状部１６と、 前記有底筒状部１６の細胞トラップ領域２４を超音波照射より保護する柔軟性保護部１８と、を備えた塊状物内細胞採取装置１０。 - 特許庁 - In the NAND flash memory device which includes a number of cell blocks including many cell strings, and a number of X decoders constituted of many high voltage transistors to apply predetermined voltages to word lines in the cell block, when an erasing operation is performed to erase one of the cell blocks, leakage prevention voltages are applied to the wells of the high voltage transistors in many X decoders.
多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に多数の前記Ｘデコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する。 - 特許庁 - A sense amplifier, connected to the first bit line and the second bit line via a transistor for a switch, when the transistor is in an ON state, reads data stored in the memory cell by comparing electric charge accumulated in the first bit line and the second bit line by polarization for the first and the second ferroelectric capacitor for the memory cell chosen in the memory cell block.
センスアンプは、スイッチ用トランジスタを介して第１及び第２のビットラインに接続され、トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、メモリセルに格納されているデータを読み出す。 - 特許庁 - A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.
セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁 - To provide a sealing member between an opening of a fuel gas tank and a valve block and measure an exact temperature of the sealing member to build up a fuel gas tank of high reliability, for a fuel cell system for a vehicle equipped with a fuel cell loaded on a vehicle and a fuel gas tank for supplying the fuel cell with fuel gas.
車両に搭載された燃料電池と、この燃料電池に燃料ガスを供給する燃料ガスタンクとを備えた車両用燃料電池システムにおいて、燃料ガスタンクの開口部とバルブブロックとの間にシール部材を設け、このシール部材の正確な温度を計測して信頼性の高い燃料ガスタンクを構築することにある。 - 特許庁 - This mono-block battery easily transmit heat generated inside a cell element to the outside of the battery by arranging an electrode plate of the cell element in parallel to a battery container wall coming in contact with a heat radiation body and bringing at least one electrode plate of the outermost surfaces of the cell element into contact with the inside surface of the container wall.
上記課題を解決するために、本発明によるモノブロック電池は、セル要素の極板が放熱体と接している電槽壁と平行に配置され、セル要素最外面のうち少なくとも一方の極板がその電槽壁の内側面と接することにより、セル要素の内部に発生した熱を電池外部に移動しやすくしたものである。 - 特許庁 - This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.
この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁 - In one embodiment of this invention, the nonvolatile semiconductor storage device includes a plurality of memory blocks connecting a plurality of memory cells thereto, and is equipped with the memory cell array for storing the test data in a predetermined memory block and an operation testing section for executing the operation test of the memory cell array by using the test data.
本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。 - 特許庁 - Then the lead L is pressed through a probe pin 43 against the solar battery cell P, and further the other half of the lead L extended from the preceding solar battery cell P transported to the front position of the welding work position is pressed through a lead-receiving plate 72 passing through the heat control block 61.
次いで、太陽電池セルＰにリードＬをプローブピン４３を介して押圧するとともに、溶着作業位置の前方位置に搬送された先行する太陽電池セルＰから延出されたリードＬの他半部を、ヒートコントロールブロック６１を通るリード受けプレート７２を介して押圧する。 - 特許庁 - Cell time information includes information relating to an ending position of an I picture in the video object, information of the number of specified blocks or information of block numbers in the video object is contained in a time code table and information relating to a necessary time required for playback of the cell is contained in control information.
セル時間情報はビデオオブジェクト内のＩピクチャの終了位置に関係した情報を含み、ビデオオブジェクト内の特定のブロック数情報もしくはブロック番号情報がタイムコードテーブル内に含まれ、セルの再生に要する所要時間に関係する情報が前記制御情報に含まれる。 - 特許庁 - Because of sharing of a pair of row control circuits 16, the two memory cell blocks 34 can make a footprint of the row control circuit 16 smaller by a portion of a circuit area of the SG transfer gate 46 in comparison with a configuration preparing a pair of row control circuits for each memory cell block 34.
２個のメモリセルブロック３４は、一対のロウ制御回路１６を共有するため、各メモリセルブロック３４に対して一対のロウ制御回路を設ける構成に比べて、ＳＧトランスファーゲート４６の回路面積分だけロウ制御回路１６の設置面積を小さくできる。 - 特許庁 - The memory cell array 1 is provided with a core selecting means selecting cores of arbitrary numbers to perform write-in/erasion of data, data is written in a selected memory cell in a selected core based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - In a cell base semiconductor integrated circuit for composing a functional block by a plurality of types of and a plurality of primitive cells 1, a bypass capacitor 3 is connected between power supply wiring 4 in the specific primitive cell 1 where a signal that periodically changes is inputted and ground wiring 5.
複数種類及び複数個数のプリミティブセル１により機能ブロックを構成するセルベース半導体集積回路において、周期的に変化する信号が入力される特定の前記プリミティブセル１内部の電源配線４とグランド配線５との間にバイパスコンデンサ３を接続する。 - 特許庁 - The flash memory device includes a plurality of memory cell blocks including memory cells 310 connected to a plurality of word lines, and an operating voltage generating section 330 for applying an erase operation voltage to a memory cell block selected for an erase operation, and changing the level of the erase operation voltage according to the result of the erase operation.
複数のワードラインに接続されたメモリセル３１０含む複数のメモリセルブロックを有し、消去動作時に選択されたメモリセルブロックに消去動作電圧を印加し、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部３３０を有する。 - 特許庁 - An antibody that specifically recognizes KDR/Flk-1 having phosphorylated tyrosine at 1214 position not only can specifically detect the KDR/Flk-1 having phosphorylated tyrosine at 1214 position, but also can block the signal transduction to the KDR/Flk-1, when the antibody is injected into endothelial cell and can suppress the VEGF (vascular endotherial growth factor)- dependent cell proliferation.
1214位チロシンがリン酸化したKDR/Flk-1を特異的に認識する抗体は、1214位チロシンがリン酸化したKDR/Flk-1を特異的に検出できるのみならず、該抗体を内皮細胞に注入するとKDR/Flk-1の情報伝達を阻害し、VEGFに依存的な細胞の増殖を抑制することができる。 - 特許庁 - To provide a semiconductor memory element improving electrical properties of the element by suppressing a leakage current which flows through a memory cell by turning off a drain select transistor, a source select transistor, and a side transistor of an unselected memory cell block when the semiconductor memory element operates.
本発明は、半導体メモリ素子の動作時、非選択のメモリセルブロックのドレイン選択トランジスタと、ソース選択トランジスタ、及びサイドトランジスタをターンオフさせてメモリセルを通じて流れる漏洩電流を抑制し、素子の電気的特性を改善させる半導体メモリ素子を提供することにある。 - 特許庁 - A sticking agent or an adhesive agent is applied to an upper part of the lid of the mono-block type lead storage battery, the discharge passage is formed to have a bending point by the acid-proof resin sheet rather than the liquid plug corresponding to each battery cell, and an end of the discharge passage is located at a long side face corresponding to each battery cell.
モノブロック式鉛蓄電池の蓋の上部に粘着剤又は接着剤を塗布し、各セルに対応する液口栓より耐酸性樹脂シートにより排出経路が屈曲点を有するように形成させ、その末端は各セルが対応する長側面に位置させる。 - 特許庁 - A memory cell comprises a ferroelectric gate type dual-gate thin-film transistor, wherein a thin transistor is provided on both surfaces of a ferroelectric thin film 1, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.
強誘電体薄膜１の両面に薄膜トランジスタを設けた強誘電体ゲート型デュアルゲート薄膜トランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁 - Fixed voltage is applied by a drive circuit 16 and a column selecting circuit 18 between one end and the other end of a current path formed by the plurality of cell transistors connected in series in the memory cell block in a period in which the plurality of word lines are selected sequentially by the word line selecting circuit 15.
ワード線選択回路１５により複数のワード線が順次選択されている期間、メモリセルブロック内の複数個直列に接続されたセルトランジスタが形成する電流通路の一端と他端との間に、駆動回路１６及びカラム選択回路１８により一定電圧が印加される。 - 特許庁 - To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.
複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁 - The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - At the time of writing data, write-in voltage Vpgm is given to a selection word line of a selection block, pass voltage Vpass 2 is given to a non-selection word line, and electrons are injected to a floating gate in a selection memory cell.
データ書込み時、選択ブロックの選択ワード線には書込み電圧Ｖｐｇｍを与え、非選択ワード線にはパス電圧Ｖｐａｓｓ２を与えて選択メモリセルで浮遊ゲートに電子注入させる。 - 特許庁 - Therefore, a water absorption block 26 is moved toward an abutting part 38 while in contact with the surface of the cathode 18 in the fuel cell 12 and the water pooled on the surface of the cathode 18 is absorbed and removed.
これにより、吸水ブロック２６は、燃料電池セル１２のカソード１８の表面に接触しながら突当部３８へ向けて移動し、カソード１８の表面に滞留した水を吸水して除去する。 - 特許庁 - To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.
不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁 - The water absorption block 26 is moved along the surface of the cathode 18 by only opening and closing the cell phone, so that the water generated on the surface of the cathode 18 can be absorbed and removed.
このように、携帯電話を開閉するだけで、吸水ブロック２６がカソード１８の表面に沿って移動し、カソード１８の表面に生成された水を吸水して除去することができる。 - 特許庁 - The second photoreceiving member 37 is provided in the cell block 21 corresponding to a substrate portion irradiated with the light to photoreceive the fluorescence from the fluorescent substance labeled to the specimen coupled to a sample probe.
光が照射される基板箇所に相対するセルブロック２１に第２受光部材３７を設け、試料プローブに結合した被検体に標識された蛍光物質からの蛍光を受光させる。 - 特許庁 - When the switch element S1 is opened to start a sense amplifier 6, the data read from the memory cell M02 to be stored in the bit line BL102 of the bottom array block is output to the outside of a flash memory.
スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。 - 特許庁 - The fixing component 3 includes a pair of endplates 4 disposed on both end faces of the battery cell 1 and the metal band 5 with both ends coupled to the endplates 4 on a side face of the battery block 2.
固定部品３は、電池セル１の両端面に配置される一対のエンドプレート４と、電池ブロック２の側面にあって、その両端をエンドプレート４に連結している金属バンド５とを備えている。 - 特許庁 - Order for turning on the pixel is set (S2) for every dot cell in a repeating block.
この際、画像記録装置における画素の大きさと各画素位置に形成されるドットの大きさとの違いを考慮し、その違いに起因する画像の実効的な濃度再現特性を反映した閾値マトリクスを作成する。 - 特許庁 - When a program is executed in a nonvolatile data storage device, bipolar phenomenon between pass transistors connected to a memory block of a memory cell array is prevented, to improve reliability of data corresponding to the executed program.
不揮発性データ貯蔵装置にプログラムが実行される場合、メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止して、プログラムが実行されたデータの信頼性を向上させる。 - 特許庁 - The second memory cell block includes: a plurality of third wiring lines LL3 provided on extensions of the first wiring lines; and a plurality of fourth wiring lines LL4 provided on extensions of the second wiring lines.
第２メモリセルブロックは、第１配線の延長線上に設けられた複数の第３配線ＬＬ３と、第２配線の延長線上に設けられた複数の第４配線ＬＬ４と、を有する。 - 特許庁 - An end of a lead wire 21 covered with a silicone rubber is connected to a tub 15 for measuring a cell voltage, and the other end is led out to the outside via a reinforcing block 23 and a silicone rubber covering portion 22.
セル電圧測定用タブ１５には、シリコンゴムで被覆されたリード線２１の一端が接続され、その他端は補強ブロック体２３、シリコンゴム被覆部２２を介して外部に導出される。 - 特許庁 - A comparator circuit 11 and a shift register circuit 14 are arranged for example on a small block in a standard cell system, and fuse circuit parts 12 and a shift register circuit 13 are arranged separately from the comparator circuit 11.
例えば、スタンダードセル方式のような小ブロックのアレイ上にコンパレータ回路及びシフトレジスタ回路１４を配置し、ヒューズ回路部及びシフトレジスタ回路１３は前記コンパレータ回路から離して配置する。 - 特許庁 - In the battery management system (2), charging state measuring section (6d) measures the state condition of secondary cell block (1), based on the difference between predefined discharge capacity and integrated value of discharge current (I) (discharged electricity quantity).
電池管理システム（２）では、充電状態計測部（６ｄ）が所定の放電容量と放電電流（Ｉ）の積算値（放電電気量）との差に基づき、二次電池ブロック（１）の充電状態を計測する。 - 特許庁 - To provide a smaller and lower cost storage battery as to the storage battery in which a switch to block connection between a terminal and a cell is installed in order to prevent a lead-acid storage battery from falling into excessive discharge or the like.
鉛蓄電池が過放電等に陥ること等を防止するために端子とセル間の接続を遮断するためのスイッチを設けた蓄電池において、より小形で低コストな蓄電池を提供する。 - 特許庁 - To decrease an area occupied by a control block or the like repeatedly used by efficiently arranging a structure of a cell array of a nonvolatile ferroelectric memory device and a core related circuit.
不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁 - To reduce variations in the occupancy of each wiring layer influencing the manufacturing quality, while maintaining the quality of a power supply at an operating level in laying out a functional circuit block by using a standard cell.
スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。 - 特許庁 - If the internal short circuit occurs within the predetermined cell block 10 in a constant voltage charging area, the secondary differential value of the charging current and the secondary differential value of the voltage are compared with the respective defined vales.
また、定電圧充電領域において所定のセルブロック１０に内部ショートが発生した場合、充電電流の２回微分値および電圧の２回微分値が、それぞれ規定値と比較される。 - 特許庁 - A layout designing means 7 designs the layout data while using the same name as the instance name and net name of a function block in the circuit data for a cell arranged on the top hierarchy and a net connected between cells.
レイアウト設計手段７はトップ階層に配置するセルおよびセル間に接続するネットに回路データの機能ブロックのインスタンス名およびネット名と同一の名前を使用してレイアウトデータを設計する。 - 特許庁 - The voltage detection block 4 is furnished with a multiplexor 10, an A/D converter 11 and a sub MPU 12, detects cell voltage or unit voltage and outputs it to the main MPU 6 through a communication line 8.
電圧検出ブロック４は、マルチプレクサ１０とＡ／Ｄコンバータ１１とサブＭＰＵ１２とを備え、セル電圧またはユニット電圧を検出して、通信回線８を介してメインＭＰＵ６に出力する。 - 特許庁 - Furthermore, the ratio of a columnar crystal having a large diameter in the ingot can be increased and then the conversion efficiency of the solar cell using the silicon block as a substrate can be enhanced.
さらに、インゴット内における粒径の大きい柱状晶の比率を増加させることが可能となることから、シリコンブロックを基板として用いた太陽電池の変換効率を高めることができる。 - 特許庁 - After the cell battery blocks A and B are connected in parallel, a flexible substrate 18 is folded up and overlapped respectively, and thereby, a battery block having an outside dimension capable of installing and detachment into the slot inside the drive to bay is composed.
セル電池ブロックＡ及びＢを並列接続した後、フレキシブル基坂１８を折曲して夫々重ね合わせ、ドライブ−ベイ内のスロットに着脱可能な外形寸法の電池ブロックを構成する。 - 特許庁 - If the internal short circuit occurs within a predetermined cell block 10 in a constant current charging area, a secondary differential value of a voltage and a secondary differential value of a charging current are compared with respective defined vales.
定電流充電領域において所定のセルブロック１０に内部ショートが発生した場合、電圧の２回微分値および充電電流の２回微分値が、それぞれ規定値と比較される。 - 特許庁 - In any block 22, in a period in which read-out or write-in of data is performed, refreshment of a memory cell selected by a word line of the (n)th row is performed in residual all other blocks 22.
あるブロック２２において、データの読み出しまたは書き込みが行われている期間中に、残り全ての他のブロック２２において、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。 - 特許庁 - In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.
第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁 - In a cell system 203, a cell module 314 consisting of a series connection of multiple battery cells 310, a battery pack 252 consisting of either series and/or parallel connection of the cell modules 314, and a battery block 212 consisting of either series and/or parallel connection of the battery packs 252 are provided hierarchically each other.
電池システム２０３は、複数の電池セル３１０を直列に接続してなる電池モジュール３１４と、電池モジュール３１４を、直列および並列のいずれか一方または両者の態様により接続してなる電池パック２５２と、電池パック２５２を、直列および並列のいずれか一方または両者の態様により接続してなる電池ブロック２１２とを、相互に階層化して設けてなる。 - 特許庁 - Cell time information includes information relating to the number of specified units managed in a time code table, information of the number of specified blocks or information of block numbers in the video object is contained in the time code table, the cell time information and PGC information belong to control information and information relating to a necessary time required for playback of the cell is contained in the control information.
セル時間情報はタイムコードテーブルで管理される特定ユニットの数に関係した情報を含み、ビデオオブジェクト内の特定のブロック数情報もしくはブロック番号情報が前記タイムコードテーブル内に含まれ、前記セル時間情報と前記ＰＧＣ情報が制御情報に属し、前記セルの再生に要する所要時間に関係する情報が前記制御情報に含まれる。 - 特許庁 - When the start of playback of an angle block cell is detected by a presentation sequence control unit 111, the switching command from the displayed angle number to the next angle number is set to a navigation control unit 112 for each time of an angle block continuous term divided by the number of angles so that the angle can be changed automatically.
プレゼンテーションシーケンス制御ユニット１１１は、アングルブロックのセルの再生の開始を検出したならば、アングルブロックの連続期間をアングル数で割った時間毎に、表示するアングルの次アングル番号への切替指示をナビゲーション制御ユニット１１２に投入することにより自動的にアングルを切り替える。 - 特許庁 - The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.
データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁
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