「Cell Block」を含む例文一覧(828)

＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 16 17 次へ＞
  • Each of the cell rooms 3 accommodates a plate group directing each plate face to the shorter sidewall 1b in the mono-block bath 1.
    各セル室３内には、モノブロック電槽１の短側壁１ｂに板面を向けて極板群をそれぞれ収容する。 - 特許庁
  • FLASH MEMORY DEVICE HAVING FUNCTION FOR CHANGING SELECTIVELY SIZE OF MEMORY CELL BLOCK IN ERASING OPERATION, AND ITS ERASING METHOD
    消去動作時にメモリセルブロックのサイズを選択的に変更する機能を有するフラッシュメモリ装置及びその消去方法 - 特許庁
  • CROSSLINKING TYPE PROTON CONDUCTIVE BLOCK COPOLYMER, ITS CROSSLINKED BODY, PROTON CONDUCTIVE FILM USING THE SAME AND FUEL CELL
    架橋型プロトン伝導性ブロック共重合体、その架橋体ならびにそれを用いたプロトン伝導膜および燃料電池 - 特許庁
  • The nonvolatile semiconductor memory unit comprises a cell array and control block including many voltage control circuits.
    本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。 - 特許庁
  • vectibix binds to the epidermal growth factor receptor (egfr) and may block tumor cell growth.
    ベクチビックスは上皮成長因子受容体（egfr）に結合する性質をもち、腫瘍細胞の増殖を阻止できる可能性がある。 - PDQ®がん用語辞書 英語版
  • panitumumab binds to the epidermal growth factor receptor (egfr) and may block tumor cell growth.
    パニツムマブは上皮成長因子受容体（egfr）に結合する性質をもち、腫瘍細胞の増殖を阻止できる可能性がある。 - PDQ®がん用語辞書 英語版
  • A method for designing a semiconductor memory device includes a first step of designing a first semiconductor memory device including a first number of cell array blocks, and a second step of designing a second semiconductor memory device including a second number of cell array blocks smaller than the first number by reducing a predetermined number of cell array block of the first number of the cell array block.
    半導体記憶装置の設計方法は、第１の数のセルアレイブロックを含む第１の半導体記憶装置を設計する第１の段階と、第１の数のセルアレイブロックのうちの所定数のセルアレイブロックを削除することで第１の数より少ない第２の数のセルアレイブロックを含む第２の半導体記憶装置を設計する第２の段階を含む。 - 特許庁
  • The program method of the nonvolatile memory device includes: a stage 510 for performing the program operation on a selected memory cell block; a stage 520 for discharging an electric charge which is charged to the channel of memory cell strings contained in unselected memory cell blocks; and a stage 530 for performing a verify operation on the selected memory cell block.
    不揮発性メモリ装置のプログラム方法は、選択されたメモリセルブロックに対してプログラム動作を行う段階５１０と、非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階５２０と、前記選択されたメモリセルブロックに対して検証動作を行う段階５３０を含むことを特徴とする。 - 特許庁
  • In one block, individual cells are mutually connected in parallel, and connection is made in series between the blocks on the upper and lower faces of the package by using an electrode for cell termination processing that is connected to positive and negative output terminals, a cell-collecting electrode for connecting each cell in parallel, and an inter-block connecting electrode for connecting the cell collecting electrodes.
    １つのブロック内では個々のセルは互いに並列に接続され、正負の出力用端子に接続されるセル終端処理用電極、各セルを並列接続するためのセル集合用電極、ブロック間のセル集合用電極を接続するブロック間接続用電極を用いて、パッケージの上下面でブロック間を直列接続する。 - 特許庁
  • To enable a defective memory cell to be automatically replaced with a memory cell for redundancy or a memory cell block for redundancy so as to maintain a write-in/erasure characteristic as before, when the writ-in/erasure characteristic of a non-volatile memory cell becomes defective in use of a flash EEPROM.
    フラッシュフラッシュＥＥＰＲＯＭの使用時における不揮発性メモリセルの書込み／消去特性が悪くなった場合、書込み／消去特性を以前と同様に維持するように自動的に冗長用のメモリセルまたはメモリセルブロックに置換できるようにする。 - 特許庁
  • Batch write in is carried out for each block of a memory cell array which is to be erased (S11), and thereafter soft erase is carried out for each block with a predetermined voltage as a start voltage (S12).
    処理Ｓ11のように消去するメモリセルアレイの各ブロック毎に一括書き込みをし、その後、Ｓ12のように、所定電圧をスタート電圧とし各ブロック毎にソフト消去して行く。 - 特許庁
  • The thin film filament 9 can be protected from corrosion by oxygen, etc., in the air by storing the cell in a metal block 12 and filling the block with an inert gas.
    また、このセルを金属ブロック１２の内部に収容し、このブロック内を不活性ガスで満たすことで薄膜フィラメント９を空気中の酸素などによる腐食からも防護できる。 - 特許庁
  • The address selection part selects the received logic address or a spare block address received from the defective block mapping register part as a physical address and output it to the memory cell array part.
    アドレス選択部は、受信された論理的アドレス又は不良ブロックマッピングレジスター部から受信される予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に出力する。 - 特許庁
  • The circuit part data defining the functional block as a primitive cell can define the attribute (e.g. a pattern size and a driving capability) of the functional block according to the preset value of the parameter.
    プリミティブセルとしての機能ブロックを定義する回路部品データは、そのパラメータの設定値に応じて機能ブロックの属性（例えばパターンサイズや駆動能力等）を定義することができる。 - 特許庁
  • MULTIPLE BLOCK COPOLYMER, METHOD FOR PRODUCING THE SAME, POLYMER ELECTROLYTE MEMBRANE PRODUCED FROM THE MULTIPLE BLOCK COPOLYMER, METHOD FOR PRODUCING THE SAME, AND FUEL CELL CONTAINING THE POLYMER ELECTROLYTE MEMBRANE
    多重ブロック共重合体、その製造方法、多重ブロック共重合体から製造された高分子電解質膜、その製造方法及び高分子電解質膜を含む燃料電池 - 特許庁
  • When a copy command is provided, a page's worth of data is read from a block A in the memory cell and is stored in a page buffer, and the stored page's worth of data is written in a block B.
    ｃｏｐｙコマンドが与えられると、メモリセルのブロックＡより１ページ分のデータを読み出して，ページバッファへ格納され、格納された１ページ分のデータをブロックＢに書き込む。 - 特許庁
  • Main bit lines MBL-0, 1 are arranged over a plurality of cell blocks Block-0, 1 and a plurality of sub-bit lines SBL-0-0, 1, 2, 3, etc., which are separated respectively from respective main bit lines MBL-0, 1 are provided for every cell block.
    主ビット線ＭＢＬ−０，１は、複数のセルブロックＢｌｏｃｋ−０，１にまたがって配置され、各主ビット線ＭＢＬ−０，１からそれぞれ分岐された複数の副ビット線ＳＢＬ−０−０，１，２，３等は各セルブロックごとに設けられている。 - 特許庁
  • After memory cell data are erased en bloc by a predetermined block unit (step S2), a threshold voltage Vth is compared with a first repair verify voltage RV0 to determine whether each memory cell of the block is in an excessively erased state or not (step S3).
    メモリセルのデータを所定ブロック単位で一括消去した（ステップＳ２）後、当該ブロック中の各メモリセルについて閾値電圧Ｖｔｈを第１リペア・ベリファイ電圧ＲＶ０と比較し過消去状態にあるか否かを判定する（ステップＳ３）。 - 特許庁
  • In a read-out circuit 11, when a transistor is in a off-state in the consequence of that read-out is performed for memory transistors T11-T13 in a memory block cell book Y, a switch S1 is turned on, and substrate bias voltage is applied to the memory transistors T01-T03 of the memory cell block X.
    読み出し回路１１は、メモリセルブックＹのメモリトランジスタＴ１１〜Ｔ１３に対する読み出しを行った結果、トランジスタ・オフであったならば、スイッチＳ１をオンし、メモリセルブロックＸのメモリトランジスタＴ０１〜Ｔ０３に基板バイアスを印加する。 - 特許庁
  • To provide a manufacturing method of a honeycomb formed body by which the cell block of the honeycomb formed body is formed finely and in a large number of pieces, and the size and the number of the cell block and the shape and the size of the honeycomb formed body are freely adjustable.
    ハニカム成形体の小室区画を微小かつ多数個形成可能であるとともに、その小室区画の大きさや個数、及びハニカム成形体の形状や大きさを自在に調整可能であるハニカム成形体の製造方法を提供すること。 - 特許庁
  • Except when a load is controlled, the block unit is allowed to hit the lower-side stopper 28b for constraint, and while the load is controlled, and elastic restoring force of a compression spring 35 present between the block unit and a load cell 29 is applied on the load cell 29 as an initial load.
    荷重制御時以外ではブロックユニットを下側ストッパ２８ｂに当接させて拘束し、荷重制御時には、ブロックユニットとロードセル２９との間に介在する圧縮スプリング３５の弾性復元力をロードセル２９に初期荷重として載荷する。 - 特許庁
  • The X decoder decodes a block address signal, a page address signal, and a block size changing signal in response to an erasing instruction, and output word line bias voltage so that a part or a whole of a plurality of pages included in at least one memory cell block out of a plurality of memory cell blocks are erased in accordance with the decoded result.
    Ｘデコーダは、消去命令に応答してブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、デコーデド結果に応じて、複数のメモリセルブロックの少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体が消去されるように、ワードラインバイアス電圧を出力する。 - 特許庁
  • Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.
    このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁
  • A plurality of such blocks 10 are piled up in stages, and the connecting rods 106 of the lower fuel cell block 10 are inserted in corresponding recesses 33 formed at the bottoms of the air electrode side collector members 31 of the upper fuel cell block 10 so that series connection is generated, and thus assembly of a fuel cell module is completed.
    そしてこの燃料電池ブロック10を複数段に積層し、下側の燃料電池ブロック10の導電性連結棒106それぞれを上側の燃料電池ブロック10の空気極側集電部材31の底面の凹部33それぞれに挿入して直列接続することにより、燃料電池モジュールを組立てる。 - 特許庁
  • In each memory cell column, the strap SL is shared by a plurality of tunnel magnetoresistive devices TMR in the same row block.
    各メモリセル列において、ストラップＳＬは、同一行ブロック内の複数のトンネル磁気抵抗素子ＴＭＲによって共有される。 - 特許庁
  • To enhance a utilizing efficiency of a cell buffer and to block deterioration in the effective throughput characteristic so as to suppress transmission of ineffective traffic to a downstream.
    セルバッファの使用効率を高くし、有効スループット特性の低下を阻止し、下流への無効なトラヒックの流出を抑える。 - 特許庁
  • The optimal write voltage for each block can be stored in a part of the memory cell array 1, i.e., a write voltage storage area 1a.
    ブロック毎の最適書き込み電圧は、メモリセルアレイ１の一部を書き込み電圧記憶領域１ａとしてここに記憶する。 - 特許庁
  • A plurality of plate lines PL, BPL to which second terminals B of the cell block are connected are arranged in parallel to the word line WL.
    ワード線ＷＬと並行して、セルブロックの第２の端子Ｂが接続される複数のプレート線ＰＬ，ＢＰＬが配設される。 - 特許庁
  • Then, a display signal Vs is written in the pixel cell 52 selected by the block control signal Vb and the scanning signal Vg.
    表示信号Ｖｓは、ブロック制御信号Ｖｂと走査信号Ｖｇによって選択された画素セル５２内に書き込まれる。 - 特許庁
  • During erasing operation, at least one of a plurality of block selecting parts selects at least one of a plurality of memory cell blocks.
    消去動作時に、複数のブロック選択部の少なくとも一つが複数のメモリセルブロックの少なくとも一つを選択する。 - 特許庁
  • An ECU 50 estimates SOC in each of the power storage units on the basis of the SOC in the cell block of the smallest SOC.
    ＥＣＵ５０は、蓄電部ごとにＳＯＣが最も小さい電池ブロックのＳＯＣに基づいて蓄電部のＳＯＣを推定する。 - 特許庁
  • A unit cell is formed by a ferroelectric capacitor and a first MOS transistor, and a block is constructed by connecting a plurality of unit cells in series.
    強誘電体キャパシタと第１のＭＯＳトランジスタでユニットセルを形成し、複数個直列に接続してブロックを構成する。 - 特許庁
  • To make reconstruction of a fuel cell block possible and to make simultaneous supply of a plurality of voltages to a load device possible.
    燃料電池ブロックの再構成を可能にして、複数の電圧を負荷装置に同時に供給することを可能にすること。 - 特許庁
  • To provide a nonvolatile data storage device that prevents bipolar phenomenon between pass transistors connected to a memory block of a memory cell array.
    メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止する不揮発性データ貯蔵装置を提供する。 - 特許庁
  • Subsequently, the data is transmitted to a memory cell on a selected word line in the other memory block through the rearrangement data line pair GRAP.
    次いで、このデータを再配置データ線対ＧＲＡＰを介して他方のメモリブロックの選択ワード線のメモリセルに伝達する。 - 特許庁
  • The light sensitive cell array 200 has a plurality of unit blocks 40 and each unit block 40 includes light sensitive cells 2a and 2b.
    光感知セルアレイ２００は、複数の単位ブロック４０を有し、各単位ブロック４０は、光感知セル２ａ、２ｂを含んでいる。 - 特許庁
  • To provide a voltage detector capable of detecting voltage between both ends of a unit cell in each block precisely and inexpensively.
    高精度かつ安価に各ブロックの単位セルの両端電圧を検出することができる電圧検出装置を提供する。 - 特許庁
  • After determining the layout of the input/output cell 100, the layout between layout regions 103 is performed by a building block layout method.
    そして、入出力セル１００の配置が決まった後、配置領域１０３間をビルディングブロックレイアウト方式にてレイアウトする。 - 特許庁
  • Alternatively, the pressure sensor cell 100 is fixed onto a member having a screw part by calking structure, and the screw part is screwed in a block or the like.
    または、圧力センサセル１００をねじ部を有する部材にかしめ構造により固定し、ねじ部をブロック等にねじ込む。 - 特許庁
  • In a data processor 1, a user area (block A) 19 where a user programs data and a firmware area (block) 20 where a program for controlling the writing/deleting/reading of the block A is stored are installed in the cell array area 9 of a flash memory 7.
    データ処理装置１は、フラッシュメモリ７のセルアレイ領域９内に、ユーザがデータをプログラムするユーザ領域（ブロックＡ）１９と、ブロックＡの書込み／消去／読出しを制御するためのプログラムが記憶されたファームウエア領域（ブロックＢ）とを設ける。 - 特許庁
  • Each block of a memory cell array 51 is provided with nonvolatile normal/defective flag storing cells 62 in which a flag for discriminating whether a block is normal or not is recorded, and a normal/defective state discriminating circuit 63 discriminating a normal/defective state of a block based on the flag.
    メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。 - 特許庁
  • In the hermetic cell provided with the electrolytic cell made from synthetic resins mainly composed of ethylene-propylene block copolymer, at a boundary portion between side surfaces and a bottom of the electrolytic cell, micro-voids are made to exist in larger numbers than other sites.
    エチレン−プロピレンブロック共重合体を主体とする合成樹脂からなる電槽を備えた密閉形蓄電池において、前記電槽の側面と底面との境界部にミクロボイドを他の部位よりも多く存在させる。 - 特許庁
  • At the starting of the fuel cell power generation system, when cell block voltage at the initial stage of power generation by the fuel cell 8 exceeds a voltage value established beforehand and the total voltage exceeds a specified voltage, the auxiliary equipment converter 14 is started.
    燃料電池発電システムの起動時において、燃料電池８による発電の初期段階でセルブロック電圧が予め設定した電圧値を超え、且つトータル電圧が規定電圧を超えた時に、補機用コンバータ１４を起動する。 - 特許庁
  • The first and the second blocks of the physical memory cell and the additional block of the virtual memory cell can be independently read in order to provide whole of three blocks of read data.
    前記実際的メモリセルの第１および第２ブロック、そして仮想的メモリセルの追加的なブロックは、読み出しデータの３ブロック全体を提供するために独立に読み出すことができる。 - 特許庁
  • To provide a fuel cell in which reaction gas can be easily supplied to and exhausted from each MEA belonging to each block when a fuel cell is divided into three or more blocks.
    燃料電池を３つ以上のブロックに分けた場合において、各ブロックに属する各ＭＥＡに対して、反応ガスを容易に給排することが可能な技術を提供すること。 - 特許庁
  • When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.
    パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁
  • A red color light-degraded solar cell block 29 of a dye-sensitized solar cell 28 is always irradiated with light except red color light among radiation light transmitted by a full color electronic paper 21.
    色素増感型太陽電池２８の赤色光劣化太陽電池ブロック２９には、照射光のうち、赤色光以外のフルカラー電子ペーパ２１を透過した光が常に照射される。 - 特許庁
  • A DRAM 31 is provided with plural cell blocks BLK0-BLK3, and block control circuits 33a-33d supplying pre-charge signals PR0-PR3 pre- charging bit lines of each cell blocks BLK0-BLK3.
    ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3と、各セルブロックBLK0〜BLK3のビット線をプリチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給するブロック制御回路３３ａ〜３３ｄを備えている。 - 特許庁
  • Further, the honeycomb filter body may have a plurality of block plugs in the cell channels, or may have a plurality of partial cell channels that extend up to a predetermined point in the honeycomb filter and are not blocked at the inflow end face.
    または、ハニカムフィルタ体は流入端面からハニカムフィルタ体内にある程度までしか伸びず流入端面で閉塞されていない複数本の部分セルチャネルを有する。 - 特許庁
  • Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).
    相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 16 17 次へ＞

例文データの著作権について