「Cell Block」を含む例文一覧(828)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 .... 16 17 次へ＞- Refreshment is not performed in a memory cell selected by a word line of the (n+1)th row until refreshment in a memory cell selected by a word line of the (n)th row is performed in all block 22.
第ｎ行のワード線により選択されるメモリセルにおけるリフレッシュが、全てのブロック２２で行われるまで、第ｎ＋１行のワード線により選択されるメモリセルにおいて、リフレッシュが行われない。 - 特許庁 - This switched capacitor power supply circuit comprises an M-layer cell network structure and includes one input block 10, (M-1)×L+1 cell blocks 20, 20, etc., and (M-1)×L-1 output blocks 30, 30, etc.
Ｍ層からなるセルネットワーク構造により形成されて、１つの入力ブロック１０と、（Ｍ−１）×Ｌ個のセルブロック２０，２０，．．．と、（Ｍ−１）×Ｌ＋１個の出力ブロック３０，３０，．．．とを含む。 - 特許庁 - A range ranged by overhead data, indicating the head position of a data block at a low bit rate multiplexed on a fame and a payload SPE is decided to be a cell-assembling range and a top position TOP of the cell- assembling range is decided to be a reference position.
フレームに多重された低速ビットレートのデータブロックの先頭位置を示すオーバヘッドデータPOTとペイロードSPEを少なくともセル化範囲と定め、セル化範囲の先頭位置TOPを基準位置とする。 - 特許庁 - To provide a memory capable of suppressing the loss of data due to disturbance by suppressing the accumulation of the disturbance in a memory cell included in a memory cell block to which an access operation is intensively performed.
アクセス動作が集中的に行われたメモリセルブロックに含まれるメモリセルにディスターブが累積するのを抑制することにより、ディスターブによるデータの消失を抑制することが可能なメモリを提供する。 - 特許庁 - Using the plurality of initialization signals Init, the word signal control circuit B1-1 may be divided, and the memory cell circuit B2-1 may be written, collectively or for each memory cell block.
このイニシャライズ信号Ｉｎｉｔを複数個用い、ワード信号制御用回路Ｂ１−１を分割しても良く、メモリセル回路Ｂ２−１を一括してあるいはメモリセルブロック毎に書き込んでも良い。 - 特許庁 - MONOLITHIC, COMBO NONVOLATILE MEMORY ALLOWING BYTE, PAGE, AND BLOCK WRITING WITH NO DISTURB AND DIVIDED-WELL IN CELL ARRAY USING UNIFIED CELL STRUCTURE AND TECHNOLOGY WITH NEW SCHEME OF DECODER AND LAYOUT
バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ - 特許庁 - Rows including a defective memory cell are replaced by redundancy memory cells independently in each of a pair of memory block interposing a pair of row decoder 11.
１対のロウデコーダ１１を挟む１対のメモリブロックの各々で独立に、欠陥メモリセルを含む行が冗長メモリセルの行に置換される。 - 特許庁 - Air block mechanisms (shut valves 25, 26) for blocking an air pole passage in the idle stop are arranged at an air feed system of the fuel cell 2.
燃料電池２の空気供給系に、アイドル停止時に空気極通路を遮断するための空気遮断機構（シャット弁２５，２６）を設ける。 - 特許庁 - A memory cell array includes, as a physical block, a set of NAND strings having word lines respectively connected to a plurality of memory cells in common.
メモリセルアレイは、複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有する。 - 特許庁 - An erase operation is carried out while changing the level of the erase operation voltage until erasure in all the memory cells 310 included in the memory cell block.
メモリセルブロックに含まれる全メモリセル３１０が消去されるまで消去動作電圧のレベルを変更しながら消去動作を行う。 - 特許庁 - Data with an address for each unit cell added to its head from the battery pack 150 is received by the communication block 161 of the body 160.
電池パック１５０から各単電池のアドレスが先頭に付加されたデータが本体１６０の通信ブロック１６１によって受信される。 - 特許庁 - T-cell activation in response to antigen is increased by the administration of binding agents that block CTLA-4 signaling.
抗原に対する反応におけるＴ細胞活性化は、ＣＴＬＡ−４によるシグナル発生を遮断する結合因子の投与によって高められる。 - 特許庁 - To provide a nonvolatile semiconductor memory device preventing an erroneous erase operation of data held by a memory cell in a non-selective block.
非選択ブロックにおいて、メモリセルに保持されたデータの誤った消去動作を防ぐことができる不揮発性半導体記憶装置を提供する。 - 特許庁 - Thus, threshold voltage performs accurate verification so as not to cause a negative memory cell, and all memory cells in the block are made an erasure state surely.
こうして、閾値電圧が負のメモリセルが生じないようにし、正確なベリファイを行ってブロック内の全メモリセルを確実に消去状態にする。 - 特許庁 - In this constitution, a defective cell block 8 can be separated, and a current detection part is provided in a chip 1.
この構成の場合、不良品のセルブロック８を分離することが可能となると共に、電流検出部をチップ１の内部に設けた構成となる。 - 特許庁 - Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.
セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁 - To previously prevent the occurrence of an unpredicted timing error by assuring that each block pin is arranged in the neighborhood of a connection cell.
各ブロックピン位置が、各ブロックピンを接続セルに近傍に配置されることを保証し、予期しないタイミングエラーの発生を未然に防止すること。 - 特許庁 - any of a class of drugs that block the flow of the electrolyte calcium (either in nerve cell conduction or smooth muscle contraction of the heart)
電解質カルシウム（神経細胞伝導か心臓の平滑筋心収縮のいずれかにおける）の流れを妨げる薬品群のいずれか - 日本語WordNet - Circuit simulation is executed based on the wiring load information of the whole circuit for the first cell and the analog circuit block (step S26).
最後に、第１のセルとアナログ回路ブロックに対して全体回路の配線負荷情報に基づく回路シミュレーションを実行する（ステップＳ２６）。 - 特許庁 - To provide a memory cell capable of reducing a writing current, to provide a storage circuit block, and to provide a method for writing data.
本発明は、書き込み電流を減少させることが可能なメモリセル、記憶回路ブロック及びデータの書き込み方法を提供することにある。 - 特許庁 - A voltage of a cell is read, using analogue switches 21-29 into capacitors 31 to 34 in parallel for each battery block 11 and 12 of the battery assembly 1.
組電池１の電池ブロック１１，１２ごとに、単電池電圧をアナログスイッチ２１〜２９を用いてコンデンサ３１〜３４に並列に読み込む。 - 特許庁 - The solar cell module (1) includes: a plurality of solar cell panels (21); a movable member (11) movable to block at least part of an incident light to be incident on the plurality of the solar cell panels; and a diagnosing means (22) for diagnosing each operating state of the plurality of solar cell panels based on a moving state of the movable member.
太陽電池モジュール（１）は、複数の太陽電池パネル（２１）と、複数の太陽電池パネルに入射する入射光の少なくとも一部を遮光するように移動可能な可動部材（１１）と、可動部材の移動状態に基づいて、複数の太陽電池パネル各々の作動状態を診断する診断手段（２２）とを備える。 - 特許庁 - This semiconductor memory device is provided with a memory cell array having a plurality of cell array blocks each constituted of a plurality of memory cells, and a memory plane setting part for dynamically dividing the memory cell array into a plurality of memory planes each having one or more cell array block and having independent data access operation modes.
半導体メモリ装置において、複数のメモリセルからなるセルアレイブロックを複数個有するメモリセルアレイと、印加される命令に応じて前記メモリセルアレイを、それぞれ一つ以上のセルアレイブロックからなりそれぞれ独立的なデータアクセス動作モードを有する複数のメモリプレーンに動作的に分割するためのメモリプレーン設定部と、を備える。 - 特許庁 - To provide a non-volatile semiconductor memory in which the memory cell of a hidden block can be accessed without inputting an address at the time of a hidden mode when a hidden block is accessed by protecting every small block without increasing the memory chip area.
本発明の目的は、メモリチップ面積を増大させることなく、小さなブロック毎に保護をかけ、且つ、ヒドンブロックをアクセスするヒドンモードの時にはアドレスを入力せずにヒドンブロックのメモリセルのアクセスを行うことができる不揮発性半導体記憶装置を提供することである。 - 特許庁 - The decoupling capacity is easily generated in a most effective insertion position by exchanging an aspect ratio of a block, changing a position of the block or changing a cell line.
また、ブロックの縦横比すなわちアスペクト比を代えたり、ブロック位置を変えたり、セルラインを変更したりすることにより、最も効果高い挿入位置にデカップリング容量を容易に生成するようにしたことを特徴とする。 - 特許庁 - To reduce an area occupied by selection transistors which are arranged between a main bit line and sub-bit lines to reduce power consumption by reducing excess charges/discharges in a non-selected memory cell block in block erasure.
ブロック消去時における非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小する。 - 特許庁 - To provide a multiple block copolymer, a method for producing the same, a polymer electrolyte membrane produced from the multiple block copolymer, method for producing the same and a fuel cell equipped with the polymer electrolyte membrane.
多重ブロック共重合体、その製造方法、前記多重ブロック共重合体から製造された高分子電解質膜、その製造方法及び前記高分子電解質膜を備える燃料電池を提供する。 - 特許庁 - Also, the aspect ratio of the block is changed, the block position is changed, and a cell line is changed, so that the decoupling capacitance can be easily created at the most effective insertion position.
また、ブロックの縦横比すなわちアスペクト比を代えたり、ブロック位置を変えたり、セルラインを変更したりすることにより、最も効果高い挿入位置にデカップリング容量を容易に生成するようにしたことを特徴とする。 - 特許庁 - A power source device is equipped with two or more battery cells 1; a holder block 3 for a battery for housing each battery cell 2 in the prescribed position; and a cooling plate 3 for cooling the battery cells 1 housed in the holder block 2.
電源装置は、複数の電池セル１と、各々の電池セル１を定位置に収納している電池のホルダーブロック２と、ホルダーブロック２に収納している電池セル１を冷却する冷却プレート３とを備える。 - 特許庁 - Further, by changing the aspect ratio of the block, changing the block position or changing the cell line, the decoupling capacitance can be easily created at the most efficient inserting position.
また、ブロックの縦横比すなわちアスペクト比を代えたり、ブロック位置を変えたり、セルラインを変更したりすることにより、最も効果高い挿入位置にデカップリング容量を容易に生成するようにしたことを特徴とする。 - 特許庁 - Logical connection information and mount information such as cell shape and terminal position are inputted from a logic file and library, block edge terminals 302-1 and 302-2 are recognized and based on the mounting positions of cells to be arranged, the block boundary is set.
論理ファイル、ライブラリから論理結線情報、セル形状、端子位置などの実装情報を入力し、ブロックエッジ端子(302-1，2)を認識し、ブロック境界を配置されるセルの実装位置に基づき設定する。 - 特許庁 - The semiconductor memory device is provided with: a memory circuit 21 storing a plurality of redundancy information used for replacing a defective cell existing in a memory cell array 11 with a redundant cell in the redundant cell array 12; and a transfer control part 23 rearranging the plurality of redundancy information and transferring new redundancy information to a circuit block 100 including the memory cell array 11 and the redundant cell array 12.
半導体記憶装置は、メモリセルアレイ１１内に存在する不良セルを冗長セルアレイ１２内の冗長セルと置き換えるために使用される複数のリダンダンシ情報を記憶する記憶回路２１と、前記複数のリダンダンシ情報を並び替え、且つ前記メモリセルアレイ１１と前記冗長セルアレイ１２とを含む回路ブロック１００に新たなリダンダンシ情報を転送する転送制御部２３とを具備する。 - 特許庁 - When only discharge cells set to an emission cell state according to input signals are made to emit light number of times allotted according to weighting of sub-fields, each discharge cell in a discharge cell block is made to differ in this number of emission to be allotted.
入力映像信号に応じて発光セルの状態に設定された放電セルのみを、サブフィールドの重み付けに応じて割り当てた発光回数だけ発光させるにあたり、放電セルブロック内の各放電セル毎に、この割り当てるべき発光回数を異ならしめる。 - 特許庁 - Therefor, the method can accurately grasp a relationship between the power switch cell in an actual circuit and the circuit that must be shutdown by grasping a relationship between the virtual power switch cell described in an RTL data and the hierarchy block belonging to a same hierarchy for the virtual power switch cell.
そのため、ＲＴＬデータの記述における仮想電源スイッチセルと同一階層の階層ブロックとの関係を把握することにより、実際の回路における電源スイッチセルとその電源遮断対象の回路との関係を明確に把握することができる。 - 特許庁 - A plurality of kinds of cell for improving crosstalk noise having an external interface is buried in the gap of a hard mask block and then a cell for improving crosstalk noise is selected and inserted into the line of a semiconductor integrated circuit.
外部インタフェースを有する複数種類のクロストークノイズ改善用セルをハードマクロブロックの内部の隙間部分に埋め込み、そのクロストークノイズ改善用セルを選択して半導体集積回路の配線に挿入する。 - 特許庁 - When a processor accesses the address of the error cell, accessing is detected by an address comparison section 31, and accessing is made to an alternative cell disposed in the spare area of the memory block 10, by replacing the address at an address replacement section 51.
プロセッサがエラーセルのアドレスにアクセスすると、アドレス比較部３１がこれを検出し、アドレス置換部５１でアドレスを置換することにより、メモリブロック１０のスペア領域に設けられた代替セルへアクセスする。 - 特許庁 - The WTRU receives master information block (MIB) and system information messages of the neighboring target cell node, and confirms that the neighboring target cell node is not part of a multimedia broadcast single frequency network.
ＷＴＲＵは、隣接ターゲットセルノードのマスタ情報ブロック（ＭＩＢ）メッセージおよびシステム情報メッセージを受信し、隣接ターゲットセルノードがマルチメディアブロードキャスト単一周波数ネットワークの一部ではないことを確認する。 - 特許庁 - A valve element 32 can open/close while adhering to a downstream side end portion of the low cell density portion 26, and the valve element 32 is energized so as to block the downstream side end portion of the low cell density portion 26 by a cylinder mechanism 33.
弁体３２は低セル密度部２６の下流側端部に密着して開閉可能であり、弁体３２はシリンダ機構３３によって低セル密度部２６の下流側端部を閉鎖するように付勢されている。 - 特許庁 - Also, a second memory cell block 10b connected to the other side input terminal of the sense amplifier SA0 through main bit complementary line MBL1 has a dummy cell DMb0 connected to the dummy word line TDWL0.
また、センスアンプＳＡ０の他方の入力端子と主ビット相補線ＭＢＬ１を介して接続される第２のメモリセルブロック１０ｂも、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭｂ０を有している。 - 特許庁 - A block selection part 308 decides a threshold in each CIR measurement result on the basis of threshold information corresponding to the traffic amounts of its cell and peripheral cells.
ブロック選択部３０８は、ＣＩＲ測定結果について、自セル及び周辺セルのトラヒック量に応じた閾値情報に基づいて閾値判定を行う。 - 特許庁 - Sense amplifiers 17, 18 are arranged respectively between a bit line BL1 of a memory cell block in which memory cells 29 are arranged and adjacent bit lines BL0, BL2.
メモリセル２９を配置したメモリセルブロックのビット線ＢＬ１と、隣接ブロックのビット線ＢＬ０，ＢＬ２との間に、それぞれセンスアンプ１７，１８を介設する。 - 特許庁 - A blue color light-degraded solar cell block 30 is irradiated with light except blue color light among the radiation light transmitted by the full color electronic paper 21.
また、青色光劣化太陽電池ブロック３０には、照射光のうち、青色光以外のフルカラー電子ペーパ２１を透過した光が照射される。 - 特許庁 - A block selection section 308 determines a threshold based on threshold information according to traffic volumes of a self-cell and peripheral cells relating to the CIR measurement result.
ブロック選択部３０８は、ＣＩＲ測定結果について、自セル及び周辺セルのトラヒック量に応じた閾値情報に基づいて閾値判定を行う。 - 特許庁 - To provide a nonvolatile semiconductor memory which comprises a memory cell array comprised of sidewall type memory cells, and is capable of block erasure equal with a flash memory.
サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。 - 特許庁 - Plural cells 1 or mono block cell 1' are made to be assembled and integrated using a plastic band 3, and they are sealed by heat welding or by adhesion of a single cap 2.
複数のセル１またはモノブロックセル１’を集合させてプラスチックバンド３で一体化し、これに単一の蓋２を熱溶着または接着して封口する。 - 特許庁 - With respect to the CIR measured result, a block selecting part 308 decides a threshold on the basis of threshold information corresponding to traffic volume of the present cell and of the peripheral cells.
ブロック選択部３０８は、ＣＩＲ測定結果について、自セル及び周辺セルのトラヒック量に応じた閾値情報に基づいて閾値判定を行う。 - 特許庁 - A block selection part 308 performs threshold determination for the CIR measurement results, based on the threshold information according to the traffic volume of the self-cell and the peripheral cells.
ブロック選択部３０８は、ＣＩＲ測定結果について、自セル及び周辺セルのトラヒック量に応じた閾値情報に基づいて閾値判定を行う。 - 特許庁 - To easily identify the position of a faulty memory cell by selectively breaking a redundant block for testing according to a specific address and an instruction being provided externally after chip packaging.
冗長メモリセルブロックを選択的に遮断してテストすることによって不良メモリセルの位置判別が容易な半導体メモリ装置を提供する。 - 特許庁 - The first memory cell block includes a plurality of first wiring lines LL1 and a plurality of second wiring lines LL2 provided between the first wiring lines respectively.
第１メモリセルブロックは、複数の第１配線ＬＬ１と、第１配線どうしのそれぞれ間に設けられた複数の第２配線ＬＬ２と、を有する。 - 特許庁 - To provide a semiconductor device with a small chip size, not necessitating new designing man-hours for the addition of a repeater cell wired on an external terminal block.
外部端子ブロックに配線されるリピータセルの追加のために新たな設計工数を必要としないチップサイズの小さな半導体装置を提供する。 - 特許庁
