「Cell Block」を含む例文一覧(828)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 16 17 次へ＞- In a fuel cell system 20, the number of first to forth single cell blocks, 31-34 to be used is determined according to the amount of power required for a fuel cell 30 so that an operation condition in which the power generating efficiency of a single cell forming each single cell block is favorable can be obtained.
燃料電池システム２０では、燃料電池３０に対する要求電力の大きさに応じて第１〜第４単電池ブロック３１〜３４の使用数を決め、各単電池ブロックを構成する単電池の発電効率が良好な状態となるよう運転する。 - 特許庁 - The water base ink comprises water, a coloring material, and a block copolymer; the coloring material and the block copolymer are composited to form a core-cell structure.
水、色材、及びブロックコポリマーを含有する水性インクにおいて、色材とブロックコポリマーとが複合化しコア−セル構造を形成してなることを特徴とする水性インク。 - 特許庁 - A memory cell group block constituted of cross points is controlled by means of laterally divided two work line control blocks, vertically divided two bit line control blocks, and a switch group block.
クロスポイント構成のメモリセル群ブロックを左右２個分けたワード線制御ブロックと上下２個に分けたビット線制御ブロックとスイッチ群ブロックによって制御する。 - 特許庁 - A bit line connected with a selection memory cell selected by the selection block address and a bit line in the dummy block are connected respectively to differential input terminals of the sense amplifier circuit 9.
選択ブロックアドレスで選択される選択メモリセルが接続するビット線と、ダミーブロック内のビット線を夫々センスアンプ回路９の差動入力端子に接続する。 - 特許庁 - Input and cells 12 of an input/output pad cell block 101 have RS latches 2 corresponding to a bit number of a register 14 in an internal logic block 102.
入出力パッドセルブロック１０１の入力パッドセル１２には、内部ロジックブロック１０２におけるレジスタ１４のビット数に対応してＲＳラッチ２が設けられている。 - 特許庁 - To provide a design method of a block cell which is suitable to reduce the skew of clock signals without an increase of a circuit in a semiconductor integrated circuit where block cells coexist.
ブロックセルが混在する半導体集積回路において、回路の増加を伴わずにクロック信号のスキューを低減するのに好適なブロックセルの設計方法を提供する。 - 特許庁 - Each block control circuit 33a-33d controls levels of the pre-charge signal PR0-PR3 to a reset level of a word line in accordance with an access state of each cell block BLK0-BLK3.
各ブロック制御回路３３ａ〜３３ｄは、プリチャージ信号ＰＲ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3のアクセス状態に応じてワード線のリセットレベルに制御する。 - 特許庁 - The memory cell group block of the cross point constitution is controlled by divided right and left word line control blocks and divided upper and lower bit line control blocks and a switch group block.
クロスポイント構成のメモリセル群ブロックを左右２個分けたワード線制御ブロックと上下２個に分けたビット線制御ブロックとスイッチ群ブロックによって制御する。 - 特許庁 - To provide cell block structure for a non-volatile ferroelectric memory that a load of a bit line can be reduced and a sense amplifier block can be easily arranged.
本発明はビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造を提供する。 - 特許庁 - The numeric quantity of the capacity cell 5 to be arranged in the block region is determined according to the voltage drop value of the power source trunk line 3 per the divided block region.
また、ブロック領域に配置する容量セル５の数量を分割したブロック領域毎の電源幹線３の電圧降下値に応じて決定するようにした。 - 特許庁 - To enable realizing block erasure by cutting off a memory cell current of a defective bit line after redundancy replacing and suppressing reduction of a source line potential in block erasure.
冗長置き換え後の不良ビット線下のメモリセル電流をカットオフすることにより、ブロック消去時のソース線電位の低下を抑制し、ブロック消去を実現可能とする。 - 特許庁 - A cell space level process block 150 expresses the module's attribute in the form of cells and designs the dimensions of the cells, and an expression level process block 160 designs the expressions of the cells.
セル空間レベル処理ブロック１５０は、モジュールの属性をセルで表現し、セルの次元を設計し、表現レベル処理ブロック１６０は、セルの表現を設計する。 - 特許庁 - This semiconductor memory device includes a memory cell array having a first block for preserving first system data and a second block for preserving second system data in the same as the first system data.
半導体メモリ装置は、第１システムデータを保存する第１ブロックと第１システムデータと同一の第２システムデータを保存する第２ブロックとを有するメモリセルアレイを含む。 - 特許庁 - Finally, a logic simulation is performed, based on the delay time information for the digital circuit block and the repeater cell, and a circuit simulation is performed with respect to the analog circuit block.
最後に、デジタル回路ブロックとリピータセルに対して遅延時間情報に基づく論理シミュレーションを実行し、アナログ回路ブロックに対して回路シミュレーションを実行する。 - 特許庁 - Then, responding to the block (or the page) initialization verify command, the initialized state of the memory cell of the nonvolatile memory device corresponding to the block (or the page) address is verified.
前記ブロック（又は、ページ）初期化検証命令に応答して、前記ブロック（又は、ページ）アドレスに相応する不揮発性メモリ装置のメモリセルの初期化状態を検証する。 - 特許庁 - In a memory cell S of a block B3, the data input buffer 13 and inverters TF1, TF2 of the block B1, B2 are functioned as a buffer for write-in and data are written.
ブロックＢ３のメモリセルＳには、データ入力バッファ１３、ブロックＢ１，Ｂ２のインバータＴＦ１，ＴＦ２がデータ書き込み用バッファとして機能してデータが書き込まれる。 - 特許庁 - Then the arrangement position of a newly generated buffer is adjusted on the basis of the cell arrangement of the corresponding block of the lower hierarchy to design wiring in each block and wiring between blocks.
その際、新たに発生したバッファの配置位置を下位階層の対応するブロックのセル配置に基づいて調整し、ブロック内の配線・ブロック間の配線設計をする。 - 特許庁 - A storage circuit 71 stores an address of a block when a failure occurs when the erasure circuit erases data from the prescribed block of the memory cell array by the erasure circuit.
記憶回路７１は、消去回路によるメモリセルアレイの所定のブロックに対するデータの消去動作時に不良が発生した場合、ブロックのアドレスを記憶する。 - 特許庁 - To provide a nonvolatile semiconductor storage device which reduces defects in inter-cell insulation film to divide the block insulation film of a cell part without lowering the dielectric constant of the block insulation film of a cell part, thereby restraining electric charge retention characteristics from deteriorating, and a method for manufacturing the same.
セル部のブロック絶縁膜の誘電率を低下させることなく、セル部のブロック絶縁膜を分断するセル間における絶縁膜中の欠陥を低減し、電荷保持特性の劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁 - Therefore, it is not required that data for each of all battery cells 11 constituting the block 12 are acquired for acquiring the block voltage, so that the amount of data handled by the cell monitoring circuit 30 and a microcomputer 40 can be largely reduced compared with the case that the cell voltage of each battery cell 11 is detected.
このため、ブロック電圧を取得するためにブロック１２を構成する全ての電池セル１１毎のデータを取得しなくても良いので、電池セル１１毎にセル電圧を検出する場合よりもセル監視回路３０およびマイコン４０が取り扱うデータ量を大幅に削減することができる。 - 特許庁 - Besides, a cell block to become a target of location and wiring processing is determined and when performing location processing for the unit of the cell blocks, the cell blocks are divided and merged with the signal transition coefficient between cells and power consumption of each cell as an evaluation reference.
また、配置配線処理の対象となるセルブロックを決定し、そのセルブロック単位で配置処理を行う場合には、各セル間の信号遷移係数および各セルの消費電力を評価基準として、セルブロックの分割・併合を行う。 - 特許庁 - Three non-aqueous electrolyte batteries 30a, 30c, 30e are connected in series to form a cell battery block A and similarly three non-aqueous electrolyte batteries 30b, 30d, 30f are connected in series to construct a cell block B.
３つの非水電解質電池３０ａ、３０ｃ、３０ｅを直列接続してセル電池ブロックＡとし、同様に２つの非水電解質電池３０ｂ、３０ｄ及び３０ｆを直列接続してセル電池ブロックＢを構成する。 - 特許庁 - Thus, the photoelectric conversion layer 3 separately formed in each solar cell block 6 in the block manufacturing process can be arranged on the incident side for the incident light, and on the rear face side in the organic solar cell according to the bonding process.
これにより、ブロック作製工程において各太陽電池ブロック６に別個に形成された光電変換層３を、接合工程により有機太陽電池における入射光の入射側と背面側とに配置することができる。 - 特許庁 - A probe control unit 142 chooses a measurement probe from the plurality of the probes depending on the size of the cell block, and the probe chosen is arranged on the selected cell block using image data of the semiconductor wafer.
プローブ制御部142は、前記セルブロックの大きさによって前記複数の測定プローブから一つを選択し、前記半導体基板のイメージデータを用いて前記選択された測定プローブを前記選択されたセルブロック上に整列させる。 - 特許庁 - A block of an open cell type colored asphalt for landscape pavement for use in laying a number of the blocks for pavement in a garden is produced by kneading an open cell aggregate, a sand, a stone dust, and an asphalt with the pigments and molding it into the form of a block.
また開粒用の骨材と砂と石粉、及びアスファルトと顔料とを混練してこれをブロック形状に成形することによって、庭の舗装用に多数個敷設する開粒型のカラー化アスファルト造園舗装用ブロックを得る。 - 特許庁 - When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage.
複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。 - 特許庁 - A cell current made to flow from the bit line by the output of a column latch via a memory cell of write complete when verifying the program is bypassed by the source line MSL outside the block.
プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 - 特許庁 - The cell terminal 14 is made by forming at least one terminal in a rectangular parallelepiped block, and jointing it with one face of an outer package can 12 forming a box-like cell.
セル端子１４は、少なくとも１つの端子を略直方体のブロックで形成し、箱状セルを形成する外装缶１２の一面と接合して形成する。 - 特許庁 - A memory block MB includes memory cells MC for recording the information and a redundancy memory cell RC to be replaced with one of the memory cells to record the information in place of this memory cell.
メモリブロックＭＢは、情報を記録するメモリセルＭＣと、メモリセルの１つと置換されて該メモリセルに代わって情報を記録する冗長メモリセルＲＣと、を含む。 - 特許庁 - As the decision resultS, identification information of an output terminal of a logic circuit or a cell of a final stage of a circuit block including the selected order circuit cell is also output.
また、判定結果として、選択された順序回路セルを含む回路ブロックの最終段のセルまたは論理回路の出力端子の識別情報を出力する。 - 特許庁 - To provide such a technology for nonvolatile ferroelectric memory device that a high integration cell is embodied by sharing a plate line especially in a sub-cell array block unit.
本発明は不揮発性強誘電体メモリ装置に関し、特にサブセルアレイブロック単位でプレートラインを共通に用い高集積セルが具現できるようにする技術を開示する。 - 特許庁 - A verification operation after the data erase operation is performed regarding an erased block after erase blocks are retrieved simultaneously in parallel regarding the left cell array 1L and the right cell array 1R.
データ消去後のベリファイ動作は、左右セルアレイ１Ｌ，１Ｒについて同時並行的に消去ブロックの検索を行って、消去されたブロックについて行われる。 - 特許庁 - A memory cell in which threshold voltage in the non-selection block BLOCK1 is low state is turned on, and a channel layer formed on the memory cell being turned on is made reference voltage 0 V.
上記非選択ブロックBLOCK1内のしきい値電圧が低い状態のメモリセルがオンして、そのオンしたメモリセルに形成されたチャネル層が基準電圧０Ｖとなるようにする。 - 特許庁 - To provide a flash memory element and an erasing method of a flash memory cell using the same which allow the erasing of a cell block unit and a page unit to be performed.
セルブロック単位の消去及びページ単位の消去を行うことが可能なフラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法を提供する。 - 特許庁 - In a memory cell array 1, a plurality of cores are arranged, wherein a memory cell range used as a unit for data erasure is made one block, and a set of one or a plurality of blocks is made one core.
メモリセルアレイ１は、データ消去の単位となるメモリセル範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数コアが配列される。 - 特許庁 - The cell and the protective circuit are electrically connected by first and second connections while one surface of the cell body and one surface of the circuit block are faced to each other.
セル本体の一面と回路ブロックの一面とを対向させた状態で、セルおよび保護回路が第１および第２の接続部によって電気的に接続される。 - 特許庁 - To disclose a method and an apparatus for inspecting leakage current characteristics of a dielectric film formed on a selected cell block in a cell array region of a semiconductor wafer.
半導体基板のセルアレイ領域内で選択されたセルブロック上に形成された誘電膜の漏洩電流特性を検査するための方法及び装置が開示される。 - 特許庁 - A plurality of word lines connected to the cell transistor in the memory cell block are selected sequentially by a word line selecting circuit 15 based on an address signal during an active cycle period.
アクティブサイクル期間中にアドレス信号に基づいて、ワード線選択回路１５によりメモリセルブロック内のセルトランジスタに接続された複数のワード線が順次選択される。 - 特許庁 - A cell current made to flow from the bit line by output of a column latch via a memory cell in which write is completed is bypassed by this source line MSL outside the block.
プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 - 特許庁 - To provide a storage cell having a small current for writing and a small change of a switching magnetic field, and to provide a memory cell and a storage circuit block.
本発明の目的は、書き込み用の電流が小さく、メモリセルのスイッチング磁界の変動が小さい記憶素子、メモリセル及び記憶回路ブロックを提供することである。 - 特許庁 - A hierarchized block operation panel 32 is composed of 0-2 level areas 320-322, wherein a rectangular cell (icon) within each area corresponds to one block, one image is selected as a high-order block based on the points of eight images within each block, and this selected image belongs to both upper and lower blocks.
階層化ブロック操作パネル３２は、第０〜２レベル領域３２０〜３２２からなり、それぞれの内部の矩形セル（アイコン）が１つのブロックに対応し、各ブロック内８画像の得点に基づき１画像が上位ブロックに選出され、この画像は上下両ブロックに属する。 - 特許庁 - In order to distinguish a defective block in a memory cell array, the defective block data is written into the defective block so that the threshold voltage of all or a specific part of memory cells in the defective block may be larger than the word line voltage VB applied to a selection word line when reading low-order page data.
メモリセルアレイ中の不良ブロックを区別するため、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、下位ページデータを読み出す場合に選択ワード線に印加されるワード線電圧ＶＢより大きくなるよう、不良ブロックへの不良ブロックデータの書き込みを行なう。 - 特許庁 - When a plurality of cell blocks are serially connected to each another to constitute the secondary cell 10, the voltage drop rate computation part 8 computes the voltage drop rate during the period of nonuse for each cell block.
二次電池１０が複数個の電池ブロックを電気的に直列に接続して構成されているときは、電圧降下率算出部８によって、電池ブロック毎に不使用期間中の電圧降下率を算出する。 - 特許庁 - The mono-block bath 1 is formed in such a manner that this is divided by partition walls to form 18 cell rooms 3 and that 9 cell rooms and 2 cell rooms are in a row alongside the longer sidewall 1a and the shorter sidewall 1b respectively.
モノブロック電槽１内には、隔壁により仕切って１８個のセル室３が、長側壁１ａの方向に沿って９個並び且つ短側壁１ｂの方向に沿って２個並ぶようにして形成する。 - 特許庁 - The nonvolatile semiconductor storage device 100 uses a sense amplifier circuit 22 and a comparator 25 to verify a particular memory cell after applying a write voltage to the memory cell in a memory block MB for a prescribed period at write to the memory cell.
半導体記憶装置１００は、メモリブロックＭＢ内の特定のメモリセルへの書込動作時に、所定期間書込電圧を印加した後、センスアンプ回路２２およびコンパレータ２５を用いて、ベリファイ動作を行なう。 - 特許庁 - A repeater limit area is determined separately from the cell block and contains at least one specified position.
リピータ制約領域は、セルブロックとは別に画定され、かつ特定された位置のうちの一つまたはそれ以上を含む。 - 特許庁 - An intermediate node N13 in the cell block MCB0 is connected to a plate line PL through a plate line selection gate Q21.
セルブロックＭＣＢ０内の中間ノードＮ１３は、プレート線選択ゲートＱ２１を介してプレート線ＰＬに接続される。 - 特許庁 - To improve a strength of a battery case while cooling down a battery block efficiently to thereby reduce a temperature difference of a battery cell.
電池ケースの強度を向上しながら、電池ブロックを効率よく冷却して電池セルの温度差を少なくする。 - 特許庁 - To provide a nonvolatile memory which automatically distributes the cycling capability to a block of a memory cell array.
メモリセルアレイのブロックに対する書き換え回数を自動的に分散させることが可能な不揮発性メモリを提供する。 - 特許庁 - To prevent deterioration in reliability of set cells through early detection of cell block, corresponding to single battery having pin holes and cracks.
ピンホールやクラックのある単バッテリに対応した電池ブロックの早期検出により、組電池の信頼性低下を防止する。 - 特許庁
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