「Cell Line」を含む例文一覧(2917)
＜前へ 1 2 .... 8 9 10 11 12 13 14 15 16 .... 58 59 次へ＞- To provide testing method for accurately testing connection status of cell voltage sensing line.
電池電圧検出線の接続状態を正確に検査可能な検査方法を提供する。 - 特許庁 - A first and a second sense amplifiers are arranged at both sides of a bit line direction of the memory cell array, respectively.
メモリセルアレイのビット線方向両側に第１、第２のセンスアンプがそれぞれ配置されている。 - 特許庁 - FERROELECTRIC MEMORY ELEMENT WITH SINGLE-BIT LINE COUPLED TO AT LEAST ONE MEMORY CELL
少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 - 特許庁 - To reduce a inter-wiring capacitance between a bit line and an upper wiring layer, in a DRAM memory cell.
ＤＲＡＭメモリセルにおいて、ビット線と上層配線層との配線間容量の低減化を図る。 - 特許庁 - To determine and detect voltage abnormality in a cell, interruption of a connection line, and switching abnormality in a switch.
セルの電圧異常、接続線の断線、および、スイッチのスイッチング異常を判別して検出する。 - 特許庁 - The cell voltage monitoring terminal 120 is arranged inward of a peripheral line of the frame portion 28b.
セル電圧監視用端子１２０は、額縁部２８ｂの外周線よりも内側に配置される。 - 特許庁 - An anode air supply line 70 is provided for communicating to an anode side of the fuel cell 10.
燃料電池１０のアノード側に連通するようにアノード空気供給管路７０を設ける。 - 特許庁 - A first wiring line is arranged linearly in a first row or column of a memory cell array.
第１配線１２は、メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される。 - 特許庁 - To stabilize output of a fuel cell having a closed loop line as a fuel supply system.
燃料供給系として閉ループラインを備える燃料電池装置の出力を安定させる。 - 特許庁 - A third select transistor 13 is connected between the other end of the cell-transistor column and a source line.
第３選択トランジスタ１３は、セルトランジスタ列の他端とソース線との間に接続される。 - 特許庁 - The memory block MB includes a memory cell array MA, and a low address decoder RD for selecting a word line.
メモリブロックＭＢは、メモリセルアレイＭＡと、ワード線の選択を行うローアドレスデコーダＲＤを含む。 - 特許庁 - IMANITIB-RESISTANT PHILADELPHIA CHROMOSOME POSITIVE ACUTE LYMPHOBLASTIC LEUKEMIA CELL LINE AND USE THEREOF
イマチニブ耐性フィラデルフィア染色体陽性ヒト急性リンパ性白血病細胞株及びその使用 - 特許庁 - To provide coloring in the tone of cell animation with a contour line as one example of non-realistic rendering.
非写実的レンダリングの一例として輪郭線を伴うセルアニメ調の彩色を実現すること。 - 特許庁 - To provide a semiconductor memory device having a signal line arranged to run across a cell array.
セルアレイを横切って配線された信号ラインを有する半導体メモリ装置を提供する。 - 特許庁 - A redundancy replacement unit 25 of a defective row is set, corresponding to the cell plate electrode line CP.
不良行の冗長置換単位２５は、セルプレート電極線ＣＰに対応して設定される。 - 特許庁 - A current waveform of the write word/bit line current is controlled for each chip or each memory cell array.
書き込みワード／ビット線電流の電流波形は、チップ毎又はメモリセルアレイ毎に制御される。 - 特許庁 - A source of a cell transistor is connected selectively to the virtual ground line by ROM data being written.
書込むＲＯＭデータによって仮想接地ラインにセルトランジスタのソースを選択的に連結する。 - 特許庁 - PARIETAL-ENDODERM-LIKE CELL LINE AND METHOD FOR ESTABLISHING THE SAME AND METHOD FOR PRODUCING SECRETORY PROTEIN
壁側内胚葉様細胞株、及びその樹立方法、並びに分泌蛋白の製造方法 - 特許庁 - The memory cell includes a floating gate isolated from the gate electrode part of a gate line by means of an insulator.
メモリセルは、絶縁体によってゲートラインのゲート電極部分から分離された浮遊ゲートを含む。 - 特許庁 - The device is provided with cell arrays of one or more including a plurality of bit line pairs and a plurality of bit line equalizers, and the first bit line sense amplifying unit and the second bit line sense amplifying unit which are connected alternately to the plurality of bit line pairs and receive respective bit line equalization signals, the plurality of bit line equalizers are connected each other through a signal line.
複数のビットライン対及び複数のビットライン均等化部を含む１つ以上のセルアレイと、前記複数のビットライン対に交互に接続され、それぞれのビットライン均等化信号を受信する第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部とを備え、前記複数のビットライン均等化部が、信号線を介して互いに接続される。 - 特許庁 - The vias of the multiple via cell section are on a grid line in an X direction and a grid line in a Y direction both of which are defined with a minimum wiring pitch, and all or part of the vias of the first multiple via cell section deviate from an intersection of the grid line in the X direction and the grid line in the Y direction.
多重ビアセル部のビアは最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載り、前記第１の多重ビアセル部の全部又は一部のビアは前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずれている。 - 特許庁 - To prevent the erroneous low determination of the threshold value of a memory cell to be programmed caused by the flowing-out of a cell current to an adjacent cell during program verification in a memory array having a bit line shared between memory cells.
ビット線がメモリセル間で共有されたメモリアレイでは、プログラムベリファイ時に、隣接セルにセル電流が流出するために、プログラムすべきメモリセルのしきい値が低めに誤判定される。 - 特許庁 - The ATM exchange 1 has a cell buffer 4 connected to a line L in an ATM network and a cell buffer usage rate monitor module 3 that monitors a usage rate of the cell buffer 4.
本発明のＡＴＭ交換装置１は、ＡＴＭネットワーク内の回線Ｌに接続されたセルバッファ４と、セルバッファ４の使用率を監視するセルバッファ使用率監視モジュール３とを有する。 - 特許庁 - The first node of the first memory cell which is one of the memory cells and the first node of the memory cell adjoining the first memory cell in the first direction side along the second axis are connected to the same bit line.
メモリセルの１つである第１メモリセルの第１ノードと、第１メモリセルと第２軸に沿った第１方向側で隣接するメモリセルの第１ノードとは、同じビット線と接続される。 - 特許庁 - The virus genomic DNA of a SHIV-C2/1 strain is first prepared using a polymerase chain reaction with the whole cell DNA extracted from M8166 cell infected with the SHIV-C2/1 strain (CD4 positive human T cell line) as the template.
SHIV-C2/1株を感染させたM8166細胞（CD4陽性ヒトT細胞株）より抽出した全細胞DNAを鋳型としたポリメラーゼ連鎖反応を利用してSHIV-C2/1株のウイルスゲノムDNAを調製した。 - 特許庁 - The semiconductor memory device is equipped with; a memory cell block equipped with n (natural number) lines of global word line; a sub-word line which is corresponding to each global word line by m (natural number) lines; a word line driving circuit; and a control circuit.
ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロック、グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える半導体メモリ装置である。 - 特許庁 - Then, an NMOS 12 in the memory cell 10_0 is turned on to output the "0" information stored in the memory cell 10_0 to a bit line BLb.
すると、メモリセル１０_０ 内のＮＭＯＳ１２がオン状態となり、該メモリセル１０_０ に記憶された“０”情報がビット線ＢＬｂへ出力される。 - 特許庁 - A row decoder is disposed on a side of a memory cell array in a column direction and supplies a first driving signal for selecting a memory cell to a word line.
ロウデコーダは、メモリセルアレイのカラム方向の側部に配置されメモリセルを選択するための第１駆動信号をワード線に供給する。 - 特許庁 - HUMAN T CELL MOLT3 INDUCED CELL LINE, PRIMER FOR DETECTING HHV-6 AND METHOD FOR DETECTING HHV-6 USING THE SAME
ヒトＴ細胞Ｍｏｌｔ３誘導細胞株、ＨＨＶ−６検出の為のプライマー、およびそれらを用いたＨＨＶ−６の検出方法 - 特許庁 - Whether to enable the word line connected to the defective memory cell is decided, and a sense amplifier connected to the defective memory cell is disabled.
前記不良メモリセルに連結されたワードラインをイネーブルさせるか否かを決定し、前記不良メモリセルに連結されたセンスアンプをディスエーブルさせる。 - 特許庁 - A row decoder 700 generates a word line drive signal WLEN by the burn-in enable-signal BEN and an address signal ADD, and drives a memory cell within a memory cell array 800.
ローディコーダ700は、バーンインイネーブル信号BENとアドレス信号ADDによりワードライン駆動信号WLENを発生してメモリアレイ800内のメモリセルを駆動する。 - 特許庁 - The first electrode of a ferroelectric capacitor C (C00-C05) is connected with a memory cell transistor Q (Q00-Q05) and the second electrode is connected with a cell plate line.
強誘電体キャパシタＣの第１の電極は、メモリセルトランジスタＱに接続され、第２の電極はセルプレート線ＰＬに接続されている。 - 特許庁 - Whether to enable the word line of a memory cell corresponding to a bitline overlappingly selected by the replacement by the redundancy cell is decided.
前記リダンダンシーセルへの代替によって重複して選択されるビットラインに対応するメモリセルのワードラインをイネーブルさせるか否かを決定する。 - 特許庁 - Thereby, a control line and a driving circuit required for controlling the program memory cell block 30 can be shared with the regular memory cell block 21.
これにより、プログラムメモリセルブロック３０を制御するために必要な制御線や駆動回路を正規メモリセルブロック２１と共有することができる。 - 特許庁 - When a first switching element is turned on, a potential of a connection part of the ferroelectric capacitor cell and the reference capacitor cell unit is added to the bit line 121.
第１のスイッチング素子がオンすると、強誘電体キャパシタセルと基準キャパシタセルユニットの接続部の電位がビット線１２１に加算される。 - 特許庁 - The first FRAM cell selecting transistor Q0 and the first SRAM cell selecting transistor Q6 are accessed by the same bit line BL0.
第１のＦＲＡＭセル選択トランジスタＱ０と第１のＳＲＡＭセル選択トランジスタＱ６とは、同一のビット線ＢＬ０によりアクセスされる。 - 特許庁 - A cell array for evaluating read-disturb and a switch 4 are provided so that an output of a data control line driver 2 is shared with a memory cell array 1.
データ制御線ドライバ２の出力をメモリセルアレイ１と共有するように、リードディスターブ評価用セルアレイおよびスイッチ４が設けられている。 - 特許庁 - To prevent the transistor of a non-selective cell connected to the same word line from turning ON so as to lessen it in power consumption in a DRAM cell.
ＤＲＡＭセル内のトランジスタ等において、同一ワード線に接続された非選択セルのトランジスタの導通を防止し、消費電力を低減する。 - 特許庁 - The method for producing the tomato cell line comprises culturing tomato cell in a medium containing zeatin and preferably also α-naphthaleneacetic acid, 2,4-dichlorophenoxyacetic acid and sucrose.
トマト細胞を、ゼアチンを含む培地、好ましくはさらに、α−ナフタレン酢酸、２，４−ジクロロフェノキシ酢酸、およびスクロースを含む培地で培養する。 - 特許庁 - A second gate electrode on a simple matrix type TFT cell is solid-bonded onto a bit line of a simple matrix type ferroelectric capacitor cell.
単純マトリクス型強誘電体キャパシタセルのビット線上に単純マトリクス型ＴＦＴセル上の第２ゲート電極とを固体接合する。 - 特許庁 - To provide a new method for the establishment of pluripotent human blastocyst-derived stem cell lines, and the division and proliferation of the cell line in an undifferentiated state.
多能性のヒト胚盤胞由来幹細胞株を樹立し、その細胞株を未分化の状態で分裂増殖させる新規な方法の提供。 - 特許庁 - To provide a layout designing method in which a driver cell for improving the timing can be inserted for a signal line being driven by a tristate cell.
トライステートセルで駆動される信号線に対して、タイミング改善のドライバセルを挿入することが可能なレイアウト設計方法を提供する。 - 特許庁 - When information is to be written on a memory cell 100 for example, only voltage on a word line 200 connected with a gate of the cell transistor 800 of the memory cell 100 is heightened, and at the same time, voltage on a BLC line 40 or on a BLT line 50 along a column containing the memory cell 100 for writing is selectively heightened to a plurality of mutually different levels.
例えばメモリセル１００に情報を書き込む場合、このメモリセル１００のセルトランジスタ８００のゲートに接続されたワード線２００の電圧のみを上昇させると共に、その書込対象のメモリセル１００が属する列に沿ったＢＬＣ線４０またはＢＬＴ線５０の電圧を選択的に複数の異なるレベルへと上昇させる。 - 特許庁 - Data to be written into a memory cell MC or a selection cell, into which the data is written, is latched in a latch circuit L1 and data in the memory cell MC or a neighbored cell, having a bit line BL in common with the selection cell and positioned at a neighbored position, is latched in a latch circuit L2.
データを書き込むメモリセルＭＣである選択セルに書き込むべきデータを、ラッチ回路Ｌ１にラッチするとともに、この選択セルとビット線ＢＬを共有し、且つ、隣接する位置にあるメモリセルＭＣである隣接セルのデータをラッチ回路Ｌ２にラッチしておく。 - 特許庁 - A sense amplifier, connected to the first bit line and the second bit line via a transistor for a switch, when the transistor is in an ON state, reads data stored in the memory cell by comparing electric charge accumulated in the first bit line and the second bit line by polarization for the first and the second ferroelectric capacitor for the memory cell chosen in the memory cell block.
センスアンプは、スイッチ用トランジスタを介して第１及び第２のビットラインに接続され、トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、メモリセルに格納されているデータを読み出す。 - 特許庁 - Above a core cell CL having a logic circuit formed on a major surface of a semiconductor substrate, there are provided a branching line BL1 electrically connected to a power source trunk line PM1 for a power source Vdd associated with the core cell CL and a branching line BL2 electrically connected to a power source trunk line PM2 for a power source Vss associated with the core cell CL.
半導体基板の主面に設けられた論理回路を構成するコアセルＣＬの上方に、コアセルＣＬに対する電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、および、コアセルＣＬに対する電源Ｖｓｓ用の電源幹線ＰＭ２と電気的に接続された支線ＢＬ２を設ける。 - 特許庁 - First switches 61, 72, and 73 supply the 1st voltage generated by the constant voltage generator circuit 71 to a 2nd bit line disposed close to a 1st bit line, the well where the memory cell array is formed, and the source line of the memory cell array, when reading the memory cell connected to the 1st bit line among the bit lines.
複数の第１のスイッチ６１，７２，７３は、ビット線のうち第１のビット線に接続されたメモリセルから読み出し動作を行なう場合、第１ビット線に隣接して配置された第２のビット線と、メモリセルアレイが形成されたウェルと、メモリセルアレイのソース線に、定電圧発生回路７１により発生された第１の電圧を供給する。 - 特許庁 - Related to a memory cell 12, a second bit line 15 is provided at the position where a storage element 28 is clamped with a bit line 14.
本発明のメモリセル１２は、記憶素子２８を第１のビット・ライン１４とで挟める位置に第２のビット・ライン１５を設けるように構成した。 - 特許庁 - The above configuration allows reduction of the contacts with both of the bit line and ground line per memory cell, thereby enabling high-density integration.
このような構成とすることにより、各メモリーセルあたりのビット線とアース線とのコンタクトを減らすことができ、高集積化が可能となる。 - 特許庁 - One ends of the suspension line 2 and the trolley line 3 of the crossover 1 are anchored to the pole P1 via a turn buckle 8 and a load cell 10.
渉り線１の吊架線２及びトロリ線３の一方の端部は、電柱Ｐ１にターンバックル８及びロードセル１０を介して引き留められる。 - 特許庁
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