「Cell Line」を含む例文一覧(2917)

＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 .... 58 59 次へ＞
  • The source line S1 is shared by a memory cell MC1B to MC8B as well.
    このソース線Ｓ１は、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂとも共通化されている。 - 特許庁
  • Sample gas is sent to the measuring cell 7 of a CRDS device 1 from a sample gas line 5.
    ＣＲＤＳ装置１の測定セル７にサンプルガスライン５からサンプルガスを送る。 - 特許庁
  • When the reference current is smaller than the memory cell current, the bit line voltage decreases.
    基準電流がメモリセル電流よりも小さい場合、ビット線電圧は低下する。 - 特許庁
  • A word line is connected respectively to each memory cell 13 in each sub-array 12.
    各サブアレイ１２内の、各メモリセル１３にはワード線ＷＬをそれぞれ接続する。 - 特許庁
  • The magnetic storage contains a memory cell array arranging magnetoresistance-effect elements in a line.
    磁気記憶装置は、磁気抵抗効果素子を行列に配置したメモリセルアレイを含む。 - 特許庁
  • FUEL CELL SYSTEM, AND FAILURE DETECTION METHOD FOR FUEL GAS LINE IN THE SYSTEM
    燃料電池システム及び該システムにおける燃料ガス経路の故障検知方法 - 特許庁
  • NONVOLATILE SEMICONDUCTOR MEMORY UNIT WITH BIT LINE EXTENDING IN ONE DIRECTION ON CELL ARRAY
    セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置 - 特許庁
  • ASYMMETRICAL DIGITAL SUBSCRIBER LINE(ADSL) DOWN HIGH- SPEED CELL BUS INTERFACE PROTOCOL
    非対称デジタル加入者回線（ＡＤＳＬ）下り方向高速セルバスインタフェースプロトコル - 特許庁
  • The fuel cell system includes a cooling line composed of the cooling piping.
    そして、その冷却配管で冷却ラインを構成する燃料電池システムとした。 - 特許庁
  • PACKAGING CELL LINE FOR USE IN FACILITATING DEVELOPMENT OF HIGH-CAPACITY ADENOVIRUS VECTOR
    高キャパシティーアデノウイルスベクターの開発の促進に使用するためのパッケージング細胞系 - 特許庁
  • A delay line circuit includes an adjustable delay cell and a plurality of set delay cells.
    ディレイライン回路は、調整可能なディレイセル及び複数の固定ディレイセルを含む。 - 特許庁
  • When the reference current is larger than a memory cell current, a bit line voltage increases.
    基準電流がメモリセル電流よりも大きい場合、ビット線電圧は増大する。 - 特許庁
  • Yeah,i've got line of sight on his office, but I can't get any signals from his wifi or his cell.
    ああ 彼の会社を覗いてるが 携帯やワイファイの信号を 取得出来ない - 映画・海外ドラマ英語字幕翻訳辞書
  • Then, the timing of activating the global bit line is controlled by using the dummy cell group 14.
    そして、ダミーセル群１４を用いてグローバルビット線の活性化タイミングを制御する。 - 特許庁
  • In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.
    割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁
  • This fuel cell system is equipped with a fuel cell body 4; the water supply line essentially constituted with a line supplying water to the fuel cell body 4 and a line exhausting water from the fuel cell body; and a fluorine absorbing device installed in at least one part of the water supply line 8, and absorbing fluorine component from water flowing through the water supply line 8.
    上記課題を解決する燃料電池システムは、燃料電池本体４と、その燃料電池本体４に水を供給するラインと燃料電池本体から水を排出するラインとから実質的に構成される送水ライン８と、その送水ライン８の少なくとも一部に設けられ、該送水ライン８を流れる水からフッ素成分を吸収するフッ素吸収装置６とを備える。 - 特許庁
  • The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.
    このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁
  • The switching circuit selects the redundancy bit line to which a corresponding spare ferroelectric cell is connected instead of a bit line to which the replaced ferroelectric cell is connected when the replaced ferroelectric cell in the main cell array is selected.
    上記切替回路は、メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続されたリダンダンシビット線を選択する。 - 特許庁
  • First paired bit line BM/BM for reading a data out of an arbitrary memory cell in a memory cell train and second paired bit line BS/BS writing a data into another arbitrary memory cell in the memory cell train are formed at different layers with an inter-layer insulating film 32 in between.
    メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、層間絶縁膜３２を介して、それぞれ異なる層に形成される。 - 特許庁
  • When the semiconductor memory is accessed, if a corresponding bit line pair is a bit line pair connected to a memory cell to be accessed, each precharge circuit releases the precharing of the corresponding bit line pair, and continues the precharging of the corresponding bit line pair if the corresponding bit line pair is not a bit line connected to the memory cell to be accessed.
    各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。 - 特許庁
  • The source line SL of a memory cell Trm formed in the N well of a memory cell array 11 is connected commonly to a column source line CSL being a source line in a block and a block source source line BSL in common, and is connected to a source line MSL outside the block via a block source select gate BSSG.
    メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。 - 特許庁
  • A DRAM or ferroelectric memory in a hierarchical bit line configuration is added with a function of data-copying the data of a memory cell connected to a work line designated by a word line activating command (act) through a global bit line to a memory cell connected to the word line designated by a following copy command.
    階層型ビット線構成のDRAMあるいは強誘電体メモリに対して、ワード線活性化コマンド(act)で指定されたワード線に接続するメモリセルのデータを、これに引き続くコピーコマンドで指定されたワード線に接続するメモリセルへ、グローバルビット線を介してデータコピーする機能を付加する。 - 特許庁
  • The reduced area memory cell circuit includes: word lines relating to each bit line of a set of bit lines, a first word line for selecting a subset of the set of bit lines, a second word line for selecting a bit line of the subset of bit lines, and a memory cell for storing a bit value on the selected bit line.
    減少された面積のメモリセル回路は、ビット線の組みの各ビット線に関連するワード線と、ビット線の組みのサブセットを選択する第１のワード線と、ビット線のサブセットの１つのビット線を選択する第２のワード線と、選択されたビット線上のビット値を格納するメモリセルを有する。 - 特許庁
  • A power supply line 15 or a ground line 16 of a reference cell is used as a shield line and the clock signal line 12 and shield lines 11 between which the clock signal line 12 is held are wired in a wiring layer just under the power supply line 15 or the like on a position just under the power supply line 15 or the like.
    標準セルの電源線１５または接地線１６をシールド線として利用するとともに、この電源線等のすぐ下の配線層で、電源線等の真下に、クロック信号線１２と、クロック信号線１２を両側から挟むシールド線１１を配線する。 - 特許庁
  • The semiconductor memory device comprises a memory cell array on which a memory cell MC is disposed and a control circuit 104 for applying a voltage to a bit line 4 and a word line 3 so that a predetermined potential difference is given to the selection memory cell MC.
    半導体記憶装置は、メモリセルＭＣが配置されたメモリセルアレイと、選択メモリセルＭＣに所定の電位差がかかるよう、ビット線４及びワード線３に電圧を印加する制御回路１０４とを備える。 - 特許庁
  • The fuel cell is provided with a means of blocking distribution of air at time of halt of the fuel cell in an air supply line supplying air to an air electrode of the fuel cell and an air exhaust line exhausting air from the air electrode.
    燃料電池の空気極へ空気を供給する空気供給ラインおよび前記空気極から空気を排出する空気排出ラインに、燃料電池停止時に空気の流通を閉止する手段を備える。 - 特許庁
  • A 2nd fusing circuit is composed of the flash cells sharing the bit line, and changes an address of a defective cell to that of a redundancy cell.
    第２ヒュージング回路は、ビットラインを共有してフラッシュセルで構成され、欠陥セルのアドレスをリダンダンシセルのアドレスに変更させる。 - 特許庁
  • A reference cell array 12 includes a reference cell bit line RB (RBT or RBN) to which a prescribed number of reference cells 22 are connected.
    リファレンスセルアレイ１２は、所定数のリファレンスセル２２が接続されたリファレンスビット線ＲＢ（ＲＢＴ又はＲＢＮ）を有する。 - 特許庁
  • An ECC cell P1 is arranged at the central part of a cell array other than the remote end part of a word line 6 of a X decoding circuit 3.
    ＥＣＣセルＰ１を、Ｘデコード回路３に対して、ワード線６の遠端部以外のセルアレイの中央部に配置する。 - 特許庁
  • In the PROM region PA, the PROM cell of the same configuration as the configuration of the normal memory cell is coupled to a redundancy sub bit line RSB.
    ＰＲＯＭ領域ＰＡでは、正規メモリセルと同構成のＰＲＯＭセルが冗長サブビット線ＲＳＢに結合される。 - 特許庁
  • To provide a bit line decoder scheme selecting one memory cell comprising two storage site in a dual bit memory cell array.
    デュアルビット・メモリ・セルのアレーで２つの記憶サイトを含む１つのメモリ・セルを選択するビット線デコーダ構造を提供すること。 - 特許庁
  • Furthermore, a voltage difference after sharing a charge in a bit line for cell data "1" and "0" can be maintained constant by a dummy cell.
    また、ダミーセルにより、セルデータ“１”及び“０”に対するビットラインでの電荷共有後の電圧差を一定に維持させることができる。 - 特許庁
  • A potential of the bit line connected to a cell to be accessed is amplified by the sense amplifier when the access circuit 150A accesses the memory cell.
    アクセス回路１５０Ａのアクセスに伴ってアクセス対象セルに接続されたビット線の電位がセンスアンプによって増幅される。 - 特許庁
  • A cell connected to a last word line is programmed after programming and program verification of a selected cell are completed.
    選択されたセルのプログラム及びプログラム検証を完了した後、最後のワードラインに連結されたセルに再プログラムを実施する。 - 特許庁
  • When the potential of the source line SL0 is controlled to the second voltage, a cell current smaller than a reference current flows into the memory cell.
    ソース線ＳＬ０の電位が第２の電圧に制御されたとき、メモリセルには、参照電流より少ないセル電流が流れる。 - 特許庁
  • A memory cell 10 includes a programmable resistance element GST, is connected through a bit line BL0, and constitutes the memory cell string 11a.
    メモリセル１０は、プログラム可能な抵抗素子ＧＳＴを含み、ビット線ＢＬ０で接続され、メモリセル列１１ａを構成する。 - 特許庁
  • The diffusion layer B at the side of the memory cell M2 is connected to the bit lines 23, 24, which are different from a bit line whereto the memory cell M1 is connected.
    メモリセルＭ２側の拡散層Ｂは、メモリセルＭ１が接続されるビット線とは異なるビット線２３，２４に接続される。 - 特許庁
  • The device is provided with a memory cell array 1a for echo signal which shares a word line with the normal cell array 1 and in which an expected value pattern is written.
    ノーマルセルアレイ１とワード線を共有して期待値パターンが書き込まれるエコー信号用メモリセルアレイ１ａが設けられる。 - 特許庁
  • The testing cells opening drains for all bit lines of the memory cell array are provided on the testing cell array as an open cell, and the open cell is arranged on at least a place at every bit line.
    テスト用セルアレイにはメモリセルアレイのビット線の全てに対してドレインをオープンにするテスト用セルがオープンセルとして備えられており、オープンセルはビット線毎に少なくとも一か所配置されている。 - 特許庁
  • To provide a cell stack of a fuel cell capable of suppressing the occurrence of breakage such as cracks in a unit cell in the cell stack formed by arranging a plurality of unit cells in a line.
    複数の燃料電池セルを一列に配列した燃料電池セルスタックにおいて、燃料電池セルにクラック等の破損が生じることを抑制することができる燃料電池セルスタックを提供する。 - 特許庁
  • During data writing to the memory cell MC0A, 4. 5V voltage is applied to the drain of a memory cell (write nonselective cell) other than the memory cell MC0A whose drain is connected to a local bit line LBL0.
    メモリセルＭＣ０Ａへのデータ書込期間にはローカルビット線ＬＢＬ０にドレインが接続されるメモリセルＭＣ０Ａ以外のメモリセル（書込非選択セル）のドレインにも４．５Ｖの電圧が印加される。 - 特許庁
  • To provide a semiconductor device in which a bit line is linear and a cell transistor in a longitudinal direction is parallel with a bit line direction, and further, the bit line is wired on a location overlapping the cell transistor when viewed from above.
    ビット線が直線状であり、かつセルトランジスタの長手方向がビット線方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供する。 - 特許庁
  • While gate word line protrusions (33a-33d) are provided in a border region of a memory cell forming area (20), a contact to this gate word line protrusion is provided in the border region of the memory cell of an adjacent line.
    メモリセル形成領域（２０）の境界領域においてゲートワード線突出部（３３ａ−３３ｄ）を設けるとともに、このゲートワード線突出部に対するコンタクトを、隣接列のメモリセルの境界領域において設ける。 - 特許庁
  • A read word line RWL and a write word line WWL are arranged corresponding to a row of an MTJ memory cell, and a bit line BL and a reference voltage wiring SL are arranged corresponding to a column of the MTJ memory cell.
    ＭＴＪメモリセルの行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、ＭＴＪメモリセルの列に対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁
  • The internal data bus line is arranged so as to extend to a column direction across the memory cell.
    内部データバス線はメモリセル上を渡って列方向に延在するように配置される。 - 特許庁
  • The selection transistor SGD is connected between the end of the memory cell group and a bit line BL.
    選択トランジスタＳＧＤはメモリセル群の一端とビット線ＢＬ間に接続される。 - 特許庁
  • A sialic acid added glycoprotein is made to be secreted by cells of the expression cell line.
    シアル酸付加された糖タンパク質を発現細胞系の細胞により分泌させる。 - 特許庁
  • RAPID GENERATION OF STABLE MAMMALIAN CELL LINE PRODUCING HIGH LEVEL RECOMBINANT PROTEIN
    高レベルの組み換え蛋白を生成する安定な哺乳動物細胞系の迅速形成 - 特許庁
  • A voltage generation circuit varies a potential supplied to a word line of a memory cell.
    電圧生成回路は、ベリファイ時、メモリセルのワード線に供給される電位を変化させる。 - 特許庁
  • OPTICAL SUBSCRIBER LINE TERMINAL STATION EQUIPMENT, APON SYSTEM AND CELL DELAY FLUCTUATION CONTROL METHOD
    光加入者線端局装置及びＡＰＯＮシステム及びセル遅延ゆらぎ抑制方法 - 特許庁
＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 .... 58 59 次へ＞

例文データの著作権について