「Cell Line」を含む例文一覧(2917)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 58 59 次へ＞- A shape of capacitor is made to be almost a quadrate, by: making two neighboring cell transistors in the direction perpendicular to a selected ward line share a passing word line; and making the number of the word line of each cell one and half.
選択ワード線に直交する方向に隣接する２つのセルトランジスタで通過ワード線を共有させ、各セルのワード線を１．５本にすることにより、キャパシタの形状を正方形に近づける。 - 特許庁 - A part of the bit-line sharing cell plate 16 is formed directly on a source/drain region 27, and a region where the bit-line sharing cell plate 16 comes into contact with the source/drain region 27 forms a bit-line contact.
そして、ビット線兼用セルプレート１６の一部がソース／ドレイン領域２７上に直接形成され、ビット線兼用セルプレート１６とソース／ドレイン領域２７とが接する領域がビット線コンタクトとなる。 - 特許庁 - To provide a method for easily separating a mesenchymal cell from various tissues to establish a mesenchymal cell line.
種々の組織から間葉系細胞を簡便に分離し、間葉系細胞株を樹立する方法を提供すること。 - 特許庁 - This semiconductor memory is provided with plural redundant column cell arrays for replacing a defective bit line for a memory cell array 101.
メモリセルアレイ１０１に対してその不良ビット線を置換するための複数カラムの冗長セルアレイ２０１を備える。 - 特許庁 - Every adjacent two pieces out of cell units selected by the same word line constitute the same memory cell MC.
同一のワード線によって選択されるセルユニットのうちの隣接する２個ずつは、同一のメモリセルＭＣを構成する。 - 特許庁 - A dual port DRAM cell of a memory cell array circuit 110 has two ports and a bit line is connected to each of the ports.
メモリセルアレイ回路１１０のデュアルポートＤＲＡＭセルは２つのポートを有し、各ポートにビット線が接続されている。 - 特許庁 - The human T cell Molt3 induced cell line having a high susceptibility to HHV-6 is obtained by treating human Molt3.
ヒトＭｏｌｔ３を処理し、ＨＨＶ−６に感受性の高いヒトＴ細胞Ｍｏｌｔ３誘導細胞株を得る。 - 特許庁 - This method for creating the clone livestock is characterized by using a uniform cultured cell line as a donor cell for nuclear transplantation.
均一な培養細胞株を核移植用ドナー細胞として用いることを特徴とするクローン家畜の作出方法。 - 特許庁 - The dummy bit lines are arranged so that the center line having no cell transistor is held between the left and right lines having cell transistors.
そのダミービット線は、セルトランシズタを有しない中央の線をセルトランジスタを有する左右の線が挟むように配置する。 - 特許庁 - The memory cell has, further, a pair of access transistor coupling the memory cell selectively to a pair of complementary bit line.
メモリセルは、さらに、１対の相補ビットラインにメモリセルを選択的に結合する１対のアクセス・トランジスタをさらに有する。 - 特許庁 - A bit line pair is selected so that one bit memory cell is connected to the bit pair according to the position of a selected memory cell.
選択メモリセルの位置に応じてビット線対に１ビットのメモリセルが接続されるようにビット線対を選択する。 - 特許庁 - To obtain an ATM (asynchronous transfer mode) cell transmission system capable of maximally setting a line whose line quality is guaranteed in accordance with the bandwidth of an actual line.
実際の回線の帯域幅に応じて回線品質の保証された回線を最大限設定することのできるＡＴＭセル伝送システムを得ること。 - 特許庁 - A current IBL2 flowing in a bit line BL2 generates a scattered magnetic field in a MTJ memory cell I3 in an intersection part of a bit line BL3 and a word line WL1.
ビット線ＢＬ２を流れる電流Ｉ_BL2 は、ビット線ＢＬ３とワード線ＷＬ１との交差部にあるＭＴＪメモリセルｌ_3 に散乱磁場を発生させる。 - 特許庁 - Next, a row line is made high voltage, a data input circuit is made high voltage, and electrons are injected to the floating gate of a cell selected by a row line, column line 5.
次に、行線を高電圧、データ入力回路を高電圧にし、行線、列線５により選択されたセルの浮遊ゲートへの電子の注入を行なう。 - 特許庁 - The cell source line CELLSRC is provided with discharge paths 60 and 62, and bit line shield line BLCRL is provided with discharge paths 61 and 63.
セルソース線ＣＥＬＬＳＲＣには、放電パス６０および６２が、ビット線シールド線ＢＬＣＲＬには、放電パス６１および６３が設けられている。 - 特許庁 - The reference cell has a reference cell transistor of which the gate is connected to a reference word line, and a second magnetoresistance element, of which one end is connected to a reference read-out word line and the other end is connected to the bit line BL2 via the reference cell transistor.
参照セルは、ゲートが参照ワード線に接続された参照セルトランジスタと、一端が参照読み出しワード線に接続され他端が参照セルトランジスタを介してビット線ＢＬ２に接続された第２磁気抵抗素子とを有する。 - 特許庁 - An intermediate node N13 in the cell block MCB0 is connected to a plate line PL through a plate line selection gate Q21.
セルブロックＭＣＢ０内の中間ノードＮ１３は、プレート線選択ゲートＱ２１を介してプレート線ＰＬに接続される。 - 特許庁 - A memory cell array 10 includes memory cells MC arranged at an intersection of a word line WL and a bit line pair BL, /BL.
メモリセルアレイ１０は、ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に設けられたメモリセルＭＣを配列してなる。 - 特許庁 - In a diode arranged in a memory cell MC, a cathode is connected with a word line WL and an anode is connected with a bit line BL.
メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。 - 特許庁 - A control circuit controls potentials of the bit line and the word line according to input data and writes the data in the memory cell.
制御回路は入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む。 - 特許庁 - On the other hand, when stored data in the memory cell C is at a 'L' level, a capacitor is not connected between the bit line BL and the word line LWL.
一方、記憶データが「Ｌ」レベルであるとき、ビット線ＢＬ及びワード線ＬＷＬ間にコンデンサは接続されない。 - 特許庁 - World line driving circuits 18a-18d select a memory cell by activating a word line in accordance with an internal address signal.
ワード線駆動回路１８ａ〜１８ｄは、内部アドレス信号に応じて、ワード線を活性化することでメモリセルを選択する。 - 特許庁 - To provide a CLL line, a CLL-AAT line, and a method for preparing an antibody by using these cell lines and to characterize them.
ＣＬＬ株、ＣＬＬ−ＡＡＴならびにこれらの細胞を使用する抗体の調製および特徴づけること。 - 特許庁 - To suppress the voltage drop of a main bit line which occurs at the time of read-out of a memory cell or at the time of charge of a sub-bit line.
メモリセルの読み出し時又は副ビット線の充電時に発生する、主ビット線の電圧降下を抑制する。 - 特許庁 - Select transistors SST, GST are provided between the bit line BL and the source line SL of the NAND cell.
ＮＡＮＤセルのビット線ＢＬとソース線ＳＬの間にはそれぞれ選択トランジスタＳＳＴ，ＧＳＴが設けられている。 - 特許庁 - Further, the node names of the common signal line and the intrinsic signal line are transmitted between the adjacent constituting elements of the memory cell matrix.
更に、共通信号線、固有信号線の節点名をメモリセルマトリックスの隣接する構成要素間で伝達する。 - 特許庁 - When the memory cell M can be accessed via the corresponding bit line BL when the corresponding control line CL is selected.
メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。 - 特許庁 - The bit line BL and bit line/BL are connected to a sense amplifier 4 at the periphery of a memory cell array of the ferroelectric substance memory.
強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。 - 特許庁 - The fuel cell system is provided with a bypass line 7 bypassing a hydrogen side of a humidifier 5 and a humidifier bypass valve opening and closing the bypass line 7.
加湿器５の水素側をバイパスするバイパスライン７とバイパスライン７を開閉する加湿器バイパスバルブ９とを備える。 - 特許庁 - A source line (SL) is arranged in common to the memory cells of adjacent rows, and a bit line (BL) is arranged for each memory cell row.
隣接列のメモリセルに共通にソース線（ＳＬ）を配置し、また、各メモリセル列に対してビット線（ＢＬ）を配置する。 - 特許庁 - The method can also comprise the steps of arranging the cell 1 and the cell 2 in the region under a first main power line 19 simultaneously when it is formed, and replacing the cell 2 by the cell 1 and arranging the cell 1 in the region under the line 19.
第１電源幹線１９の形成と同時にその直下領域に、クロックドライバセル１および電源間容量セル２を配置すると共に、電源間容量セル２をクロックドライバセル１に置き換えて第１電源幹線１９の直下領域にクロックドライバセル１を配置することができる。 - 特許庁 - The cell power line is wired between the word lines in the same direction as the word line, the row decoder circuit is arranged between adjacent two cell blocks out of the cell blocks one by one, and the cell power relieving circuit is arranged between the cell blocks one by one.
前記セルパワーラインは前記ワードラインの間に前記ワードラインと同一の方向に配線され、前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に一つずつ配置され、前記セルパワー救済回路は前記セルブロックの間に一つずつ配置されている。 - 特許庁 - For example, a cell array selecting signal line STO connected to each gate of cell array selection transistors 12a, 12b, and a cell array selection signal line ST1 connected to each gate of cell array selection transistors 13a, 13b are connected through OR circuits 15a, 15b to a cell array selection circuit 16.
たとえば、セルアレイ選択トランジスタ１２ａ，１２ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ０、および、セルアレイ選択トランジスタ１３ａ，１３ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ１は、オア回路１５ａ，１５ｂを介して、セルアレイ選択回路１６に接続されている。 - 特許庁 - A memory cell array of a NAND type flash memory is divided into a first cell array and a second cell array, at reading, first voltage is applied to a non-selection word line of the first cell array, second voltage being lower than the first voltage is applied to a non-selection word line of the second cell array.
NAND型のフラッシュメモリのメモリセルアレイを，第１のセルアレイと第２のセルアレイとに分割し，リード時において，第１のセルアレイの非選択ワード線には第１の電圧を印加し，第２のセルアレイの非選択ワード線には第１の電圧より低い第２の電圧を印加することを特徴とする。 - 特許庁 - Meanwhile corresponding to each row of the MTJ memory cell, a word line WL operating as a readout selective line and a write digit line WDL operating as a writing selective line are provided.
一方、ＭＴＪメモリセルの各行に対応して、読出選択線として作用するワード線ＷＬおよび書込選択線として作用するライトディジット線ＷＤＬが設けられる。 - 特許庁 - The fuel cell system FCS includes a three-way valve 73 serving as a changing-over part changing over a pipe line 55 which is a circulation pipe line part and a pipe line 56 which is a reflux pipe line part.
この燃料電池システムＦＣＳは、循環管路部である管路５５と還流管路部である管路５６との管路切り替えを行う切替部としての三方弁７３を備えている。 - 特許庁 - The writing line 204 intersects the writing line 202 perpendicularly, and at least one of the writing line 202 or the writing line 204 has a smaller width than that of a MTJ cell 106.
書き込み線２０４は、書き込み線２０２と直角に交わり、書き込み線２０２または書き込み線２０４のうちの少なくとも一つは、その幅がＭＴＪセル１０６の幅よりも小さい。 - 特許庁 - On the contrary, a memory cell of an even number row is selected, a selector SELj selects the bit line BLj_E, grounds the bit line BLj_O, and makes the bit line BLk_O function as a shield line.
これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Eを選択し、ビット線ＢＬｊ_Oを接地し、ビット線ＢＬｋ_Oをシールド線として機能させる。 - 特許庁 - When read-out is performed and a memory cell of an odd number row is selected, a selector SELj selects the bit line BLj_O, grounds the bit line BLj_E, and makes the bit line BLk_E function as a shield line.
読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Oを選択し、ビット線ＢＬｊ_Eを接地し、ビット線ＢＬｋ_Eをシールド線として機能させる。 - 特許庁 - By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.
ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁 - A cell current made to flow from the bit line by the output of a column latch via a memory cell of write complete when verifying the program is bypassed by the source line MSL outside the block.
プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 - 特許庁 - Further, at least a first NAND flash memory cell is connected to the first bit line portion, and at least a second NAND flash memory cell is connected to the second bit line portion.
少なくとも第一のＮＡＮＤフラッシュメモリセルは第一のビットライン部分に接続され、少なくとも第二のＮＡＮＤフラッシュメモリセルは第二のビットライン部分に接続される。 - 特許庁 - To make it possible to simply make the length of the bit line pair of a division cell array be the same among division cell arrays regardless of whether a redundant word line is included or not.
分割セルアレイのビット線対の長さを、冗長ワード線を含む、含まないに関係なく、分割セルアレイ間で同じ長さにする事を簡単にできるようにする。 - 特許庁 - A semiconductor device comprises memory cell arrays, each of which comprises memory cell mats including a word line and a bit line, a sub-word driver circuit, and a first control part for controlling the sub-word driver circuit.
半導体装置は、ワード線及びビット線を含むメモリセルマットと、サブワードドライバ回路と、サブワードドライバ回路を制御する第１制御部と、を有するメモリセルアレイを備える。 - 特許庁 - Disclosed are a vector and a cell line using a strong transcription element and activated by a chimera trans-activator construction stably expressed in a recipient mammalian cell line.
レシピエント哺乳動物細胞系において安定に発現されるキメラトランスアクチベーター構築物により活性化される強力な転写エレメントを利用したベクターおよび細胞系。 - 特許庁 - Accordingly, the mesenchymal stem cell line H-01 is required to be deposited, since the mesenchymal stem cell line H-01 is not a microorganism readily available to a person skilled in the art.
よって、間葉系幹細胞H01株は当業者が容易に入手することができる微生物ではないので、間葉系幹細胞H01株を寄託する必要がある。 - 特許庁 - For example, potentials of plate lines PL0, DPL are made VAA, data of an unit cell UC is read out to a bit line BL0 and data of a reference cell RC is read out to a bit line /BL0.
たとえば、プレート線ＰＬ０，ＤＰＬの電位をＶＡＡにし、ビット線ＢＬ０にユニットセルＵＣのデータを、ビット線／ＢＬ０にリファレンスセルＲＣのデータを、それぞれ読み出す。 - 特許庁 - A cell current made to flow from the bit line by output of a column latch via a memory cell in which write is completed is bypassed by this source line MSL outside the block.
プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 - 特許庁 - Thus, the size of the memory cell can be made small in the direction of the word line.
これにより、ワード線方向において、メモリセルのサイズを小さくすることができる。 - 特許庁 - For example, a plate line PL1 is provided at one of sides of a memory cell block MCB.
たとえば、メモリセルブロックＭＣＢの片側には、プレート線ＰＬ１が設けられている。 - 特許庁
