「DMA controller」を含む例文一覧(428)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- Thus, the DMA controller independently of a specified packet processing can be configured and the development efficiency can be enhanced.
このことにより、特定のパケット処理に依存しないＤＭＡコントローラが構成でき、開発効率の向上を図ることができる。 - 特許庁 - The video DMA controller 7 successively reads the binary image data on the RAM 6 to store the same in a line buffer 21.
それによって、ビデオＤＭＡコントローラ７は、ＲＡＭ６上の２値のイメージデータを順次読み出してラインバッファ２１に記憶させる。 - 特許庁 - To provide a DMA controller for reducing the waste of the processing time of a CPU by task switching.
タスクスイッチング等によるＣＰＵの処理時間の浪費を低減させることができるようにしたＤＭＡコントローラを提供する。 - 特許庁 - The DMA controller performs a roll of signal group transfer both between a memory unit and the core processing unit and inside the digital signal processor.
ＤＭＡコントローラは、メモリ・ユニットおよびコア処理ユニット間、およびディジタル信号プロセッサ内部の信号群転送も担当する。 - 特許庁 - Status output signal 628 and 638 respectively from each I/O devices are input into an I/O status DMA controller 690.
Ｉ／Ｏ装置それぞれからのステータス出力信号６２８，６３８は、Ｉ／ＯステータスＤＭＡコントローラ６９０に入力される。 - 特許庁 - The DMA controller 2 is constituted to execute the transfer of the PCM data including skipping and cut-off of an address.
ＤＭＡコントローラ２は、アドレスの飛ばしや切り捨てを含むＰＣＭデータ転送を実行することができる構成となっている。 - 特許庁 - In a DMA controller 3 accessing an image memory 14 via a bus 22, a control part 30 controls the execution of DMA transfer processing based on a value stored in a first register group 31; and when the DMA transfer processing ends, decides whether a value relating to the DMA transfer processing to be executed the next is stored in a second register group 32.
バス２２を介して画像メモリ１４にアクセスするＤＭＡコントローラ３において、制御部３０が、第１レジスタ群３１に格納してある値に基づくＤＭＡ転送処理の実行を制御し、このＤＭＡ転送処理が終了した場合、第２レジスタ群３２に、次に実行すべきＤＭＡ転送処理に係る値が格納してあるか否かを判断する。 - 特許庁 - When access from a plurality of DMA sources 1a-1n to a memory 5 is requested, the DMA sources are selected according to a prescribed priority order by an arbitration circuit 3, and the access to the memory is executed by a memory controller 4 in response to the requests of the selected DMA sources.
複数のＤＭＡ源１ａ〜１ｎからメモリ５へのアクセスを要求されたときに、調停回路３により所定の優先順位に従ってＤＭＡ源が選択され、メモリコントローラ４によって選択されたＤＭＡ源の要求に応じてメモリへのアクセスが実行される。 - 特許庁 - To provide a highly efficient DMA(direct memory access) controller, having a reduced circuit scale and easily designed by providing a DMA request with parameters such as priority, timing information and cancel information, previously reserving one of the parameters and executing DMA transfer based on a set parameter.
優先度、及びタイミング情報、キャンセル情報などのパラメータをＤＭＡ要求に持たせ、上記パラメータを前もって予約することができ、且つ設定された上記パラメータに従ったＤＭＡ転送が実行でき、回路規模が少なく、容易に設計可能な高性能ＤＭＡコントローラを提供する。 - 特許庁 - A first DMA controller 32 controls data transfer between a first memory 13 on the side of a first bus 11 and a FIFO memory 31, and a second DMA controller 33 controls data transfer between a second memory 23 on the side of a second bus 21 and the FIFO memory 31.
第１ＤＭＡコントローラ３２は第１バス１１側の第１メモリ１３とＦＩＦＯメモリ３１との間でのデータ転送を制御し、第２ＤＭＡコントローラ３３は第２バス２１側の第２メモリ２３とＦＩＦＯメモリ３１との間でのデータ転送を制御する。 - 特許庁 - A DMA controller 340 in a Pachinko game machine 10 divides a display command per output unit into a transfer unit transferable in a time shorter than that required by the main controller 20 to output it, thereby achieving the DMA transfer to a DRAM 335 from an SDRAM 314.
パチンコ機１０におけるＤＭＡコントローラ３４０は、主制御装置２０が一出力単位の表示コマンドを出力している時間より短い時間で転送可能な転送単位に分割して、ＳＤＲＡＭ３１４からＤＲＡＭ３３５へのＤＭＡ転送を行う。 - 特許庁 - Since the CPU 1 outputs a transfer request to a DMA controller 5 in such a state, the DMA controller 5 starts the transfer successively from an address corresponding to the read address in the first storage means 2 and when the transfer number is reached, transfer is finished.
このような状態でＣＰＵ１がＤＭＡコントローラ５に転送要求を出力することにより、ＤＭＡコントローラ５は第１格納手段２における読出アドレスに該当するアドレスから順次転送を開始し、転送数に達すると転送を終了する。 - 特許庁 - A data processing apparatus includes: an image data input module (32) capable of separating the Y signal and the C signal from a video signal; a DMA controller capable of performing DMA transfer of the Y signal and C signal to a predetermined semiconductor memory; and a bus capable of exchanging signals between the image data input module and the DMA controller.
データ処理装置は、ビデオ信号からＹ信号とＣ信号とを分離可能な画像データ入力モジュール（３２）と、上記Ｙ信号とＣ信号とを、所定の半導体メモリにＤＭＡ転送可能なＤＭＡコントローラと、上記画像データ入力モジュールと上記ＤＭＡコントローラとの間で信号のやり取りを可能とするバスとを含む。 - 特許庁 - To enhance operation efficiency of a DMA controller for conducting external transfer.
外部転送を行うＤＭＡ制御装置の動作効率の向上を図ることのできる半導体装置、及びデータ転送方法を提供する。 - 特許庁 - To perform DMA (direct access memory) in response to a request from a plurality of requesting devices without increasing the number of terminals of a DMAC (direct memory access controller).
ＤＭＡＣの端子数を増加せずに、複数のリクエスト装置からのリクエストに応じてＤＭＡを行うことを課題とする。 - 特許庁 - A memory write request of access address information for debug is issued to a memory controller 15 according to a DMA request from a DMAC.
ＤＭＡＣからのＤＭＡ要求に伴ってデバッグ用のアクセスアドレス情報のメモリライト要求をメモリコントローラ１５に対して発行する。 - 特許庁 - A memory 5, a DMA controller 1 and the image processing module inputting, outputting and processing data for each block share a data bus.
メモリ５と、ＤＭＡコントローラ１と、ブロック単位でデータを入出力して処理を行う画像処理モジュールがデータバスを共有している。 - 特許庁 - A DMA controller 24 monitors and distributes a memory cycle to store pixel data in the rate adjustment buffer 26d line-sequentially.
ＤＭＡコントローラ２４はメモリサイクルを監視し分配することで、画素データをライン順次にレート調節用バッファ２６ｄに格納させる。 - 特許庁 - Thus plane-sequential data in the system memory are converted into point- sequential output data by the DMA controller 1-1 and transferred.
このように、システムメモリ上の面順次のデータが転送される際にＤＭＡコントローラによって点順次の出力データに変換される。 - 特許庁 - To efficiently and simply control a memory access by improving bus bandwidth of a memory without impairing the performance of a processor or a DMA controller.
プロセッサやＤＭＡコントローラの性能を損なわずに、メモリのバスバンド幅を向上させて、効率的なメモリアクセスを簡単な制御で行う。 - 特許庁 - Thereby, accordingly the periodically measured bus load, a bus occupancy time by the DMA controller can be dynamically changed.
これによれば、定期的に計測されたバス負荷に従ってＤＭＡ制御装置によるバス占有時間を動的に変更することができる。 - 特許庁 - If a flag is set to the present transfer descriptor of a processing target, the DMA controller 111 generates a START signal.
もし、処理対象の現在の転送ディスクリプタにフラグがセットされているならば、ＤＭＡコントローラ１１１は、ＳＴＡＲＴ信号を発生する。 - 特許庁 - At the timing of (n+4)th clock, a DMA controller outputs an address (address D2) next to a DRAM leading address through a system bus to a DRAM, reads data B from the address D2 and outputs them through the system bus to a SRAM 33.
第（ｎ＋４）クロックのタイミングにおいて、DMAコントローラは、DRAMに、システムバスを介して、DRAM先頭アドレスの次のアドレス（アドレスD2）を出力するとともに、アドレスD2からデータBを読み出させ、システムバスを介して、SRAM３３に出力させる。 - 特許庁 - The first controller 6a reads data from the first memory 4a in response to each of two read commands, and returns the read data to the first DMA engine 10a and the second DMA engine 10b.
第１コントローラ６ａは、２つの読み出しコマンドのそれぞれに応答して、第１メモリ４ａからデータを読み出し、読み出されたデータを第１ＤＭＡエンジン１０ａ及び第２ＤＭＡエンジン１０ｂのそれぞれに返信する。 - 特許庁 - A DMA controller 14 changes a transfer size every time when the data is DMA-transferred to a memory, in accordance with a SL bit added to the data transmitted from the external and received by a communication block 17.
ＤＭＡコントローラ１４は、外部より送信され、通信ブロック１７により受信されたデータに付加されているＳＬビットに応じて、データを、メモリ１３にＤＭＡ転送する毎にその転送サイズを変化させる。 - 特許庁 - ATM frame data 100, inputted from the side of STM, are added with a parity bit by a PTY-generating part 10 and a PTY-imparting part 12, transferred via an I/O port 16 and a data bus 36 to a RAM 20 by the control of a DMA controller 18 and successively written on the RAM 20.
STM 側から入力されたATM フレーム・データ100 は、PTY 生成部10とPTY 付与部12によりパリティビットが付加され、DMA コントローラ18の制御によりI/O ポート16およびデータ・バス36を介してRAM20 に転送されRAM20に順番に書き込まれる。 - 特許庁 - A DMA controller part 910 disconnects the CPU bus from the local bus by the bus switch 930 and performs DMA transfer from an SRAM 982b to a device in an image processing part 20 on the local bus in a burst mode.
ＤＭＡコントローラ部９１０は、バススイッチ９３０によりＣＰＵバスとローカルバスとを切り離して、ローカルバス上で、ＳＲＡＭ９８２ｂから画像処理部２０内のデバイスにバーストモードにてＤＭＡ転送を行なう。 - 特許庁 - After transferring the last two-byte data (for example, 511 bytes and 512 bytes), the DMA controller 5 outputs the DMA transfer completion signal DE indicating the last transfer data to the data communication interface 4.
最後の２バイトのデータ（たとえば、５１１バイトと５１２バイト）転送後、ＤＭＡコントローラ５は、最後の転送データであることを示すＤＭＡ転送終了信号ＤＥをデータ通信インタフェース４に出力する。 - 特許庁 - For example, when a DMA controller DMAC1 in MC1 stores data into BFB, a DMA controller DMAC2 in MC2 reads out data from BFA (S63), and then DMAC1 stores the subsequent data into BFA emptied (S64).
例えば、ＭＣ１内のＤＭＡコントローラＤＭＡＣ１によってＢＦＢにデータが格納される際には、ＭＣ２内のＤＭＡコントローラＤＭＡＣ２によってＢＦＡからデータを読み出され（Ｓ６３）、これによって空となったＢＦＡに対して続くデータがＤＭＡＣ１によって格納される（Ｓ６４）。 - 特許庁 - The DMA controller 690 monitors the status output signals 628 and 638 and at each updating, the controller 690 transfers status updating information indicating contents of the updated status output signal to prescribed memory areas on memory 641 by sequentially DMA transfer.
Ｉ／ＯステータスＤＭＡコントローラ６９０は、ステータス出力信号６２８，６３８をそれぞれ監視し、その更新が行われる度に、当該更新されたステータス出力信号の内容を示すステータス更新情報をＤＭＡ転送によってメモリ６４１上の所定の記憶領域に順次転送する。 - 特許庁 - When the number of counts by the line counter 161a matches the number of overlap lines BLINE3, a DMA controller 161 shifts to conventional band cooperation, the DMA controller 161 compares the number of counts by the line counter 161a with the number of band lines BLINE, and if they match, the chain_-end signal is outputted.
ラインカウンタ１６１ａによるカウント数と重複ライン数BLINE3とが一致すると、ＤＭＡ制御部１６１は、従来のバンド連携に移行し、ＤＭＡ制御部１６１が、ラインカウンタ１６１ａによるカウント数とバンｚドライン数BLINEとを比較し、これらが一致するとchain_end信号を出力する。 - 特許庁 - In this data processing system, a bus arbitration circuit arbitrating a bus occupancy right between the CPU and the DMA controller in access to a memory periodically measures a bus load by the access to the memory from the CPU, and transmits bus load information to the DMA controller.
メモリへのアクセスにおいてＣＰＵ又はＤＭＡ制御装置の間でバス占有権を調停するバス調停回路は、前記ＣＰＵからの前記メモリに対するアクセスによるバス負荷を定期的に計測してそのバス負荷情報を前記ＤＭＡ制御装置へ送信する。 - 特許庁 - In this pachinko game machine 10, a DMA controller 340 is constituted so as to perform division into transfer units capable of transfer in time shorter than the time in which the main controller 20 outputs the display command of one output unit and perform the DMA transfer from an SDRAM 314 to a DRAM 335.
パチンコ機１０におけるＤＭＡコントローラ３４０は、主制御装置２０が一出力単位の表示コマンドを出力している時間より短い時間で転送可能な転送単位に分割して、ＳＤＲＡＭ３１４からＤＲＡＭ３３５へのＤＭＡ転送を行う。 - 特許庁 - To manage the priority order of a memory access on the DMA(Direct Memory Access) controller side, optimize the memory access, and enhance the throughput of the data transfer of the whole system.
メモリアクセスの優先順位を、ＤＭＡコントローラ側で管理し、メモリアクセスを最適化し、システム全体のデータ転送のスループットを向上する。 - 特許庁 - Data received at the communication controller and information on an error occurred when receiving the data are DMA-transferred as one set and stored in a memory.
通信制御装置での受信データと、そのデータ受信中に生じたエラー情報等をセットにしてＤＭＡ転送し、メモリに格納する。 - 特許庁 - A DMA controller 111 sequentially processes a plurality of transfer descriptors included in first transfer descriptor chain information (TD1 Chain).
ＤＭＡコントローラ１１１は第１の転送ディスクリプタチェーン情報（ＴＤ１ Ｃｈａｉｎ）に含まれる複数の転送ディスクリプタを順次処理する。 - 特許庁 - A DMA controller 5 reads the data every two bytes from an incorporated memory 3, and transfers the data of every two bytes to a data communication interface 4.
ＤＭＡコントローラ５は、内蔵メモリ３から２バイト毎にデータが読み出され、その２バイト毎のデータをデータ通信インタフェース４に転送する。 - 特許庁 - To provide a DMA(direct memory access) transfer controller which can improve the performance of the whole system by decreasing the occupancy ratio of a system bus and an I/O bus.
システムバスやＩ／Ｏバスの占有率を縮小し、システム全体の性能を向上可能なＤＭＡ転送制御装置を提供する。 - 特許庁 - To prevent such an erroneous access that a DMA (Direct Memory Access) is performed among storage areas assigned to different processing means in a microcomputer configured that a single DMA controller is used in common between the plurality of processing means.
１つのＤＭＡコントローラが複数の処理手段に共用されるようになっているマイクロコンピュータにおいて、異なる処理手段に割り当てられた記憶領域同士の間でＤＭＡ転送が行われてしまう誤アクセスを防止する。 - 特許庁 - A recorder 1 has a serial interface circuit 2 for receiving data from the host, and a DMA request signal generating circuit 5 and a DMA mediation circuit & memory controller 6 for transferring the received data to a receiving buffer.
記録装置１は、ホストからデータを受信するためのシリアルインタフェース回路２と、その受信したデータを受信バッファへ転送するＤＭＡ要求信号発生回路５とＤＭＡ調停回路＆メモリコントローラ６を有している。 - 特許庁 - When the data amount transferred from the DMA controller is greater than the line memory capacity of a compression apparatus in the case of compression, the interface apparatus divides data of one line into data whose capacity is the line memory capacity or below, and the interface apparatus transfers the divided data several times to the compression apparatus.
圧縮時には、DMAコントローラから転送されるデータ量が圧縮器のラインメモリ容量より大きい場合は、１ラインのデータをラインメモリ容量以下になるように分割し、複数回に分けて圧縮器へ転送する。 - 特許庁 - To provide a process error detection method for a chain type DMA, by which the error a transfer process can more securely be prevented while considering the error of control information data themselves and the presence of previous control information, and to provide a DMA controller.
制御情報データ自体の誤りや以前の制御情報の存在を考慮して、転送処理の誤りをより確実に防止することができるチェーン式ＤＭＡの処理誤り検出方法及びＤＭＡコントローラを提供する。 - 特許庁 - A transfer source address setting detection unit 305 acquires a DMA transfer source address from the DMA transfer source region transfer start address setting among register settings performed to a DMAC (Direct Memory Access Controller) 302 more than once by a master 301.
転送元アドレス設定検知部３０５は、マスタ３０１がＤＭＡＣ３０２に対して複数回行うレジスタ設定のうちＤＭＡ転送元領域の転送開始アドレス設定よりＤＭＡ転送元アドレスを取得する。 - 特許庁 - To prevent sinking from generating to a command of data when the command of channel data which is previously loaded receives passing about a data communication control device and a data communication control method for controlling communication of DMA data among a plurality of controller modules by a DMA controller provided in each of the plurality of controller modules.
複数のコントローラモジュールにそれぞれ設けられるＤＭＡコントローラによって、複数のコントローラモジュール間のＤＭＡのデータの通信を制御するためのデータ通信制御装置と制御方法に関し、先に積み込まれたチャネルのデータのコマンドが追い越しを受け、当該データのコマンドに沈み込みが発生するのを防止することを目的とする。 - 特許庁 - To provide a serial communication controller for solving the necessity to have two memories for transmission and reception in order to avoid simultaneous access to a memory because a transmission side DMA and a reception side DMA sometimes access the memory at the same time in the case simultaneous transmission and reception operations by using DMA transfer.
ＤＭＡ転送を使って同時送受信動作を行う場合に、送信側ＤＭＡおよび受信側ＤＭＡで同時にメモリにアクセスしてしまうことがあるので、それを回避するために送信用および受信用に２個のメモリが必要になることを解決するシリアル通信制御装置を提供する。 - 特許庁 - The system includes at least one flash memory chip for storing data, at least one flash controller to control the flash memory chip comprising a DMA interface including output DMA request signals which turns active when the system is in a state executable of DMA data transfer, and at least one micro controller to make the flash memory chip and control and data signals of the flash controller active.
データを格納するための少なくとも１個のフラッシュメモリチップと、フラッシュメモリチップを制御するための少なくとも１個のフラッシュコントローラであって、システムがＤＭＡデータ転送を実行できる状態になったときにアクティブになる出力ＤＭＡ ＲＥＱＵＥＳＴ信号を含むＤＭＡインタフェースを有するフラッシュコントローラと、フラッシュメモリチップと前記フラッシュコントローラの制御およびデータ信号をアクティブにするための少なくとも１個のマイクロコントローラと、を含むシステム。 - 特許庁 - Each of DMA control parts respectively controls the rate of image data transfer to the SCSI controller 56 and the IEEE1394 controller 36 and for that transfer rate, the transfer rate to the IEEE1394 controller 36 is accelerated rather than the transfer rate to the SCSI controller 56.
各ＤＭＡ制御部は、それぞれＳＣＳＩコントローラ５６、ＩＥＥＥ１３９４コントローラ３６への画像データ転送速度を制御しており、その転送速度は、ＳＣＳＩコントローラ５６への転送速度より、ＩＥＥＥ１３９４コントローラ３６への転送速度の方が高速である。 - 特許庁 - The first system 1a is provided with a first memory 4a, a first controller 6a for controlling reading/writing for the first memory 4a and a first DMA engine 10a for performing access to the first controller 6a.
第１システム１ａは、第１メモリ４ａと、第１メモリ４ａに対する読み書きを制御する第１コントローラ６ａと、第１コントローラ６ａにアクセス可能な第１ＤＭＡエンジン１０ａとを備える。 - 特許庁 - To provide a memory controller excellent in data transfer efficiency between a CPU or a DMA of other device and a system memory, and an information processing system containing the memory controller and allowing high- speed processing.
ＣＰＵや他のデバイスのＤＭＡとシステムメモリとの間のデータ転送効率が優れたメモリ制御装置、および、このメモリ制御装置を含み高速処理が可能な情報処理システムを提供する。 - 特許庁 - A DMA control part 43 issues a request for reading data stored in a cache memory 60 and transmits it from a bridge chip 44 to a cache controller 70.
ＤＭＡ制御部４３は、キャッシュメモリ６０に記憶されたデータのリード要求を発行し、ブリッジチップ４４からキャッシュコントローラ７０へ送信する。 - 特許庁
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