「DMA controller」を含む例文一覧(428)
＜前へ 1 2 3 4 5 6 7 8 9- When a command for cancellation is issued after a command for that is issued, the channel controller 101 writes it to a 1st interruption flag register 111 by DMA(direct memory access) control not through an FIFO memory 28 differently from ordinary commands and sends it to a 2nd interruption flag register 112 to set a flag ON.
そのためのコマンドを発した後に取り消しのコマンドを発すると、チャネル制御装置１０１は通常のコマンドと異なりＦＩＦＯメモリ２８を介することなくこれを第１の中断フラグレジスタ１１１にＤＭＡ制御で書き込み、第２の中断フラグレジスタ１１２に伝達してフラグをオンにする。 - 特許庁 - In electronic equipment 20, when issuing a command corresponding to a request command from a host device 10 to an IDE device 40, a device controller 30 performs data transfer with the IDE device 40 in a transfer mode (DMA/PIO transfer mode) corresponding to the issued command by referring to a command table 332.
電子機器２０において、デバイスコントローラ３０は、ホスト装置１０からの要求コマンドに応じたコマンドをＩＤＥデバイス４０に対して発行すると、コマンドテーブル３３２を参照し、発行したコマンドに対応する転送モード（ＤＭＡ／ＰＩＯ転送モード）で、ＩＤＥデバイス４０との間のデータ転送を行う。 - 特許庁 - The information processing device 1000 further comprises a DMA controller 28 for controlling simultaneous transfer of m (m is an m>1 integer) data, the main memory 50 where data for specific processing is expanded first, and buffers 12 in a set of n (n is an n>m integer) for storing the data transferred from the main memory 50.
また、情報処理装置１０００は、同時にｍ個（ｍはｍ＞１の整数）データ転送を制御するＤＭＡコントローラ２８と、特定の処理のためのデータが最初に展開されるメインメモリ５０と、メインメモリ５０からデータが転送されたときこれらを記憶するｎ個（ｎはｎ＞ｍの整数）で一組のバッファ１２を備える。 - 特許庁 - An internal CPU 13 refers to the status information to decide it to be a null packet, and, in need of an output for an HSD, instructs a DMA controller 15 to transfer the heading 4 bytes of the TS packet to an HSD output 102 as well as sending information for showing it is a null packet, thereby releasing a buffer in the memory 16.
内蔵ＣＰＵ１３はステータス情報を参照し、ヌルパケットと判断すると、ＨＳＤに出力を要する場合、ＤＭＡ制御部１５にＴＳパケットの先頭４バイトをＨＳＤ出力１０２へ転送する指示と、ヌルパケットであることをも示す情報を出し、内蔵メモリ１６のバッファを解放する。 - 特許庁 - In the DMA controller 50, an access request with a high priority order of priority is selected from the plurality of access requests of the blocks 11-36, and in a plurality of processes to be executed due to the selected access request, use efficiency of the bus BS2 connected to an SDRAM 70 is adjusted such that it is substantially constant.
ＤＭＡコントローラ５０は、ブロック１１〜３６の複数のアクセス要求のうち、優先順位の高いアクセス要求を選択し、その選択したアクセス要求に起因して実行される複数の処理において、ＳＤＲＡＭ７０に接続されたバスＢＳ２の使用効率が略一定になるように調整する。 - 特許庁 - A data processing system 1 has a CPU 11, a main memory 12 that provides a data working area for the CPU 11, a DMA controller 13, an input-output circuit 14 that communicates data with a transmission line 2, and a FIFO 15 that temporally stores the data transmitted from the input- output circuit 14.
データ処理装置１は、ＣＰＵ１１と、ＣＰＵ１１のデータ作業領域となるメインメモリ１２と、ＤＭＡコントローラ１３と、伝送路２との間のデータの送受信を行う入出力回路１４と、入出力回路１４から転送されたデータを一時的に格納するＦＩＦＯ１５とを備える。 - 特許庁 - A development controller 412 in a DECU 41 sets the forwarding address individually to each word of developed recording data stored in a line buffer 281 so that a line of data is stored while being arranged in the longitudinal direction in the bit map area of a local memory 29, i.e. a DMA forwarding destination.
ＤＭＡ転送先であるローカルメモリ２９のビットマップエリアにおいて、１ラインのデータが縦方向に配置されて格納されるように、ＤＥＣＵ４１内部の展開処理コントローラ４１２にて、ラインバッファ２８１に格納されている展開後の記録データに１ワード毎に、転送先アドレスを個別に設定する。 - 特許庁 - A selector 4 is controlled to select pixel data which are transmitted from the DMA controller 3 and inputted to a '0' side terminal or pixel data which are fed back from the line memory 5 and inputted to the '1' side terminal in accordance with the level of a line signal SLN inputted from the resolution conversion part 6 and to output it to the line memory 5.
セレクタ４は、解像度変換部６から入力するライン信号ＳＬＮのレベルに応じて、ＤＭＡコントローラ３から伝達され「０」側端子に入力する画素データと、ライン・メモリ５から帰還して「１」側端子に入力する画素データとの何れかを選択してライン・メモリ５に出力するよう制御される。 - 特許庁 - A DMAC (direct memory access controller) 23 transfers input data from a memory 3 based on a physical address of the memory 3 set as a physical address of input data in an external device 4, and transfers output data to the memory 3 based on a physical address of the memory 3 set as a physical address of output data.
DMA C２３は、外部デバイス４において、入力データの物理アドレスとして設定されたメモリ３の物理アドレスに基づいて、メモリ３からの入力データのデータ転送を行い、かつ出力データの物理アドレスとして設定されたメモリ３の物理アドレスに基づいて、メモリ３への出力データのデータ転送を行う。 - 特許庁 - In the DMA controller 130, data can be controllably transferred to a plurality of channels and identification information on channels related to a plurality of data transfer requests can be held (RQ10), the state of the queue is formed so as to be outputted, and the information held in the queue is formed so as to be cleared.
複数のチャネルに関してデータの転送制御が可能に構成され、複数のデータ転送要求に係るチャネルの識別情報を保持可能なキュー（ＲＱ１０）を備えたＤＭＡコントローラ（１３０）において、キューの状態を出力可能に構成するとともに、キューに保持されている情報をクリア可能に構成した。 - 特許庁 - In the DMA controller for continuously generating the addresses of the transfer origin, and for making a storage means at the origin of transfer perform data transfer, the amount of displacement of the addresses to be continuously generated is made larger than the address displacement for one time data transfer, so that the continuously arrayed data can be transferred at intervals with predetermined intervals.
転送元のアドレスを連続的に生成して転送元の記憶手段からデータ転送を行わせるＤＭＡコントローラにおいて、連続的に生成するアドレスの変位量を１回のデータ転送分のアドレス変位より大きくして、連続に配列されたデータを所定の間隔で飛び飛びに転送可能にする。 - 特許庁 - To provide a communication system and a communication method which increase a channel utilization ratio even when a error has occurred in one or more channel by making a DMA(direct memory access) controller process packet data received in a channel without an error in a communication system that sends and receives packet data via a communication channel.
通信チャンネルを介してパケットデータを送受信する通信システムにおいて、一つ又はそれ以上の通信チャンネルにエラーが生じてもＤＭＡ制御器はエラーの生じていない他のチャンネルに受信されるパケットデータを処理して、チャンネル活用率を高める通信システム及び通信方法を提供する。 - 特許庁 - A system control unit 11 stores the divided and compressed image data of the respective blocks separately in the plurality of memory areas by referring to the memory management table, and the DMA controller 24a saves the image data stored in those memory areas on an HDD 24 by using the memory management table as a descriptor table.
システム制御部１１は、分割され圧縮された各ブロックの画像データをメモリ管理テーブルを参照して複数のメモリ領域に分けて格納し、ＤＭＡコントローラ２４ａはこれらのメモリ領域に格納された画像データを、メモリ管理テーブルをディスクリプタテーブルに使用してＨＤＤ２４に保存する。 - 特許庁 - The CPU 11 of this streamed-data repeater 10 is enabled to easily discriminate a packet whether the packet is a main signal data packet or control data packet by giving a function that stores packets one by one in a buffer 12 divided into a plurality of areas having a fixed size, by detecting the leading and last packets to a DMA controller 13 provided in the repeater 10.
ストリームデータ中継装置１０内のＤＭＡコントローラ１３に、パケットの先頭と最後を検出して、サイズを固定した複数の領域に分割したバッファ１２にパケット単位で格納する機能を持たせて、ＣＰＵ１１が主信号データのパケットか制御データのパケットかを容易に見分けることができるよう。 - 特許庁 - A controller part 101 divides bitmap data into odd line data and even line data, switches line data obtained by the division to the memory bank of a corresponding SDRAM 107 according to the odd/even of each line and collectively fetches the bitmap data of odd and even lines by one time DMA access while synchronizing with the memory bank switching.
コントローラ部１０１は、ビットマップデータを奇数ラインデータおよび偶数ラインデータに分割し、分割により得られたラインデータを各ラインの奇数偶数に従って対応する、ＳＤＲＡＭ１０７のメモリバンクに切り換え、メモリバンク切り換えに同期させて１回のＤＭＡアクセスで奇数、偶数ラインのビットマップデータを一括して取り込む。 - 特許庁 - This input-output controller 4 compares a transfer information space defining part to which the address area of a main storage device 3 is set with the address of a transfer destination from an input-output device interface 5 to the main storage device, decides whether the written content of a DMA transfer instruction is a transfer information part or a data part and generates a write sequence guarantee instruction.
入出力制御装置４は、主記憶装置３のアドレス領域が設定される転送情報空間定義部と、入出力デバイスインタフェース５から主記憶装置に対する転送先のアドレスを比較し、ＤＭＡ転送指示の書込み内容が転送情報部であるか、または、データ部であるか判定し、書き込み順序保証命令を生成する。 - 特許庁 - The printer controller includes: the memory having a protective area for storing the data of a protection object; a memory control means for controlling access to the memory; a first access request means for requesting the access to the memory through the CPU; and a second access request means for requesting the access to the memory through the DMA.
保護対象のデータを格納するための保護領域を有するメモリと、前記メモリに対するアクセスを制御するメモリ制御手段と、ＣＰＵを経由して前記メモリに対するアクセスを要求する第１のアクセス要求手段と、ＤＭＡを経由して前記メモリに対するアクセスを要求する第２のアクセス要求手段と、を備えるプリンタコントローラである。 - 特許庁 - A RAM controller 2124 generates a data packet to be transferred, corresponding to an image process from image data stored in a RAM 2002 for the unit of a block, the generated same data packet is read out multiple number of times, according to the image process, and DMA transfer of the data packet is performed to an image output interface 2113 of an image processing part 2162.
ＲＡＭコントローラ２１２４がＲＡＭ２００２に記憶される画像データから画像プロセスに応じた転送すべきデータパケットをブロック単位に生成し、該生成される同一のデータパケットを画像プロセスに応じて複数回読み出して、画像処理部２１６２の画像出力インタフェース２１１３にＤＭＡ転送する構成を特徴とする。 - 特許庁 - Reception data 203 read from a reception FIFO memory 202 are compared with the header information of a setting table 205 by a comparator 204, and the priority information of the reception data or the necessary/unnecessary of copy of the data is discriminated by a buffer management part 209 by using the corresponding parameter, and the necessary number of addresses are supplied to a DMA controller 213.
受信ＦＩＦＯメモリ２０２から読み出された受信データ２０３は比較器２０４で設定テーブル２０５のヘッダ情報と比較され、対応するパラメータを用いてバッファ管理部２０９が受信データのプライオリティ情報やそのデータのコピーの要否を判別して、必要な数のアドレスをＤＭＡコントローラ２１３に供給する。 - 特許庁 - To attain high speed transfer of control data, to enhance the reliability and to attain transfer of the control data without external radio wave radiation with respect to the control system for a device inside of an exchange that transfer the control data to apply supervisory control of the exchange internal device such as a channel system device from a central controller by DMA communication and an SD/SCN signal.
中央制御装置により通話路系装置等の交換機内部装置を監視制御するための制御データを、ＤＭＡ通信及びＳＤ／ＳＣＮ信号により転送する交換機内部装置制御システムに関し、制御データ転送の高速化と信頼性の向上を図り、また、外部への電波放射の無い制御データ転送を可能にする。 - 特許庁 - The forestage RAM 15 has a size calculated, according to an expression ((post-stage RAM 16 size)*8/(which of system bus bit))*(system clock period)+(DMA maximum waiting time)≤(LAN frame interval time)+(effective data extraction time of LAN controller 11)+(prestage RAM 15 size)*((LAN clock period)*(prestage RAM 15 bit number/8)).
また、前段のＲＡＭ１５の大きさは、｛（後段のＲＡＭ１６のサイズ）＊８／（システムバスのビット幅）｝＊（システムクロック周期) ＋（ＤＭＡの最大待ち時間）≦（ＬＡＮフレーム間隔時間）＋（ＬＡＮコントローラ１１の有効データ抜出し時間）＋( 前段のＲＡＭ１５のサイズ) ＊｛（ＬＡＮクロック周期）＊（前段のＲＡＭ１５のｂｉｔ数／８）｝という計算式で算出される大きさとしている。 - 特許庁 - When image data to be processed in a second job are stored in a buffer memory 21 of the compression expansion unit 23 in use by a first job, a DMA controller 40 transfers the image data to a buffer memory 31 of the other compression expansion unit 33 not in use, and the compression expansion unit 33 of the buffer memory 31 is used to perform the second job.
第１のジョブで使用中の圧縮伸張部２３のバッファメモリ２１に、第２のジョブで処理すべき画像データが格納されているとき、その画像データを、使用中でない他方の圧縮伸張部３３のバッファメモリ３１にＤＭＡコントローラ４０で転送し、そのバッファメモリの圧縮伸張部３３を使用して第２のジョブを実行する。 - 特許庁 - The end point 132 for storing bulk or control transfer data is switched to the end point 131 for storing isochronous transfer or interrupt transfer data by a DMA request from the end point 131 for storing the isochronous transfer or interrupt transfer data so that the USB controller having performance higher than conventional performance can be realized.
バルクまたはコントロール転送のデータを格納するエンドポイント１３２から、アイソクロナス転送またはインタラプト転送のデータを格納するエンドポイント１３１への切り換えを、アイソクロナス転送またはインタラプト転送のデータを格納するエンドポイント１３１からのＤＭＡ要求で行うことで、従来よりも高性能のＵＳＢコントローラを実現出来る。 - 特許庁 - To reduce a load to a CPU in configuration setting for an external device during configuration data setting, which is carried out before data communication between a processor 1 having a CPU 5, a data communication system 11, a communication setting system 12, and a DMA controller 13 and the external device 2, for the data communication system 11 and to the external device 2.
ＣＰＵ（５）と、データ通信系（１１）と、通信設定系（１２）と、ＤＭＡコントローラ（１３）とを有するプロセッサ（１）と、外部デバイス（２）との間でのデータ通信に先立って行われる、データ通信系（１１）へのコンフィグレーション・データの設定及び外部デバイス（２）へのコンフィグレーション・データの設定に当たり、外部デバイスのコンフィグレーションの設定においてＣＰＵの負担を軽減する。 - 特許庁 - A system image processing unit 16 divides image data of one page read by a CCD 17 into a plurality of blocks and compresses them, and a processor 12 secures a plurality memory areas in a system memory 15 for the compressed image data, and generates a memory management table 40 indicating head addresses and sizes thereof with the same data structure with a descriptor table that a DMA controller 24a refers to.
システム画像処理部１６はＣＣＤ１７で読み取った１ページの画像データを複数ブロックに分割して圧縮し、プロセッサ１２は圧縮された画像データ用に複数のメモリ領域をシステムメモリ１５から確保しその先頭アドレスやサイズを示すメモリ管理テーブル４０をＤＭＡコントローラ２４ａが参照するディスクリプタテーブルと同一のデータ構造で作成する。 - 特許庁 - In the image compander which inputs image data or outputs compressed code data in compressing and expanding an image, the data to be inputted or outputted are expressed by using a frame descriptor and a buffer descriptor, and these descriptors are applied to a DMA (direct memory access) controller 4, thereby automatically adjusting input/output of the data into/from an image compander circuit 2.
画像の圧縮伸張を行う際にイメージデータの入力または圧縮コードデータの出力をおこなう画像圧縮伸張装置において、この入力または出力のデータをフレームディスクリプタおよびバッファディスクリプタを用いて表現し、これらのディスクリプタをＤＭＡコントローラ４へ適用することによって、自動的に画像圧縮伸張回路２へのデータ入出力を調整する。 - 特許庁 - The apparatus for transmitting data in a communication system includes a buffer descriptor (BD) generator for generating a BD referencing constituent elements constituting second type data, if there is first type data to be transmitted, and a direct memory access (DMA) controller for controlling the apparatus so as to generate the second type data from the first type data according to the BD and to transmit the generated second type data.
本発明は、通信システムにおけるデータ送信装置であって、送信する第１のタイプのデータが発生すると、第２のタイプのデータを構成する構成エレメントを参照してバッファディスクリプタ(ＢＤ)を生成するＢＤ生成器と、第１のタイプのデータをＢＤに対応して第２のタイプのデータとして生成して送信するように制御する直接メモリ接続(ＤＭＡ)制御器と、を含むことを特徴とする。 - 特許庁 - In the image-forming device, having a nonvolatile memory 2 which stores a program for device control, a CPU 1 which controls a device based on the program stored in the nonvolatile memory 2 and the volatile memory 3 which temporarily stores data, when the CPU 1 performs data processing, a DMA controller 12 which executes memory clearing processing for the volatile memory 3 is incorporated in the CPU 1.
装置制御のプログラムを記憶する不揮発性メモリ２と、前記不揮発性メモリ２に記憶された前記プログラムにもとづいて装置を制御するＣＰＵ１と、ＣＰＵ１がデータ処理を行う際に一時的にデータを保存する揮発性メモリ３とを備えた画像形成装置において、前記揮発性メモリ３に対するメモリクリア処理を実行するＤＭＡコントローラ１２を前記ＣＰＵ１に内蔵した。 - 特許庁
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