「DMA controller」を含む例文一覧(428)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- The direct memory controller (DMA) controller 4 can continuously read out read units RU by successively supplying head addresses of the read unit RU to be read from an address management part 7 to an address designation control part 5.
ダイレクトメモリアクセス（ＤＭＡ）コントローラ４は、アドレス管理部７がアドレス指定制御部５に対して読出すべき読出し単位ＲＵの先頭アドレスを順次供給していくことで、読出し単位ＲＵを継続的に読出していくことができる。 - 特許庁 - The image processing processor 51 after transferring the input data from the main memory 56 to the local memory 54 uses the minimums and maximums by the elements of the input data to calculate an LUT transfer range needed for data processing and the LUT transfer range is transferred by the DMA controller 52 from the main memory 56 to the local memory 54.
画像処理プロセッサ51は、メインメモリ56からローカルメモリ54に入力データの転送後、入力データの要素毎の最小値及び最大値を使用し、データ処理に必要なLUT転送範囲を計算し、LUT転送範囲をDMAコントローラ52によりメインメモリ56からローカルメモリ54に転送する。 - 特許庁 - The microcomputer includes: a timer pulse unit (103) capable of forming clock signals; a DMA controller (110) capable of performing DMA transfer of display data to the liquid crystal display; and a selector (105) capable of selectively transmitting a first clock signal for use in the DMA transfer, and a second clock signal for use in display on the liquid crystal display, to the clock input terminal of the liquid crystal display.
クロック信号を形成可能なタイマパルスユニット（１０３）と、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラ（１１０）と、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタ（１０５）とを設ける。 - 特許庁 - When the NOP specification is set with the transfer set values read into the REG 201, the controller generates an NOP interrupt signal and ends the transfer process without performing the DMA transfer.
REG２０１に読み込んだ転送設定値でＮＯＰ指定が行なわれている場合、ＮＯＰ割り込み信号を発生して当該のＤＭＡ転送を行なわずに転送処理を終了する。 - 特許庁 - The first processor issues a command to the DMA controller, to transfer the processing data received from the communication interface to the second memory, based on the size data stored in the first memory.
第１プロセッサは、第１メモリに格納されたサイズデータに基づき、ＤＭＡコントローラに対して、通信インターフェイスにより受信された処理用データを第２メモリに転送する命令を発行する。 - 特許庁 - To obtain a synchronizing method capable of restoring to a correct frame if a communication abnormality or a frame shift occurs in serial communication using a DMA controller.
ＤＭＡコントローラを用いたシリアル通信において通信異常やフレームずれが発生した場合にすみやかに正常なフレームに復帰させることができる同期方法を実現する。 - 特許庁 - A DMA controller 2 writes the data transmitted from the transfer origin 1 to a FIFO 21, and transmits the data to a transfer destination 3 via the bus line according to writing speed of the transfer destination 3.
ＤＭＡコントローラ２は、転送元１から送出されたデータをＦＩＦＯ２１に書き込み、転送先３の書き込み速度に合わせて転送先３へバスラインを介して送出する。 - 特許庁 - When data are copied from the first memory 4a to the second memory 4b, the first DMA engine 10a transmits the first read command and the second read command to the first controller 6a.
第１メモリ４ａから第２メモリ４ｂへのデータのコピー動作時、第１ＤＭＡエンジン１０ａは、第１読み出しコマンドと、第２読み出しコマンドとを、第１コントローラ６ａに発信する。 - 特許庁 - A CPU 5 has both function of directly issuing an external bus access request to an external memory interface 3 and function of issuing a DMA (Direct Memory Access) transfer request to a DMAC (Direct Memory Access Controller) 4.
ＣＰＵ５は、外部メモリインタフェース３に直接外部バスアクセス要求を発行する機能と、ＤＭＡＣ４に対してＤＭＡ転送要求を行う機能と、の両方を備える。 - 特許庁 - The address conversion unit receives virtual addresses from both the CPU and the DMA controller by a first memory address and operates to convert these virtual addresses into physical addresses.
アドレス変換ユニットは、第１のメモリアドレスによってＣＰＵおよびｌＤＭＡコントローラの両方からの仮想アドレスを受信し、これらの仮想アドレスを物理アドレスに変換するよう動作する。 - 特許庁 - In a display controller, the processor 3 with buffers for performing DMA support is provided between the system and an LCD driver 4 with VRAM, and performs transmitting support of display data and registered data set to the LCD driver 4.
システムとＶＲＡＭ付きＬＣＤドライバとの間にＤＭＡ補助を行なうバッファ付きプロセッサを設け、表示データやＬＣＤドライバへの設定レジスタデータの転送補助を行なわせる。 - 特許庁 - To provide a data transfer device and the like for preventing the deterioration of transfer efficiency by reducing the overhead of a system call and reducing the waiting time of a DMA (Direct Memory Access) controller.
システムコールのオーバーヘッドを削減するとともにＤＭＡコントローラの待ち時間を削減して転送効率の悪化を防止することができるデータ転送装置等を提供する。 - 特許庁 - The display control device 101 is provided with a RAM 130 for storing still image data, a direct memory access (DMA) controller 1141 for reading out the still image data from the RAM 130, temporarily storing the read data and transferring the data to the display device 102, a CPU 111 for controlling the transfer speed of the still image data from the DMA controller 1141, and a register 1142.
本発明の表示制御装置１０１は、静止画像データを格納するＲＡＭ１３０と、ＲＡＭ１３０からの前記静止画像データを読み出して一時的に保持し表示装置１０２に転送するダイレクトメモリアクセスコントローラ１１４１と、ダイレクトメモリアクセスコントローラ１１４１からの前記静止画像データの転送速度を調整するＣＰＵ１１１及びレジスタ１１４２と、を具備している。 - 特許庁 - In an ASIC which incorporates a MAC 1 as a network interface and a DMA controller 5 and has a function for accessing a memory 10 shared with a system through the DMA controller 5, a function is included which extracts a source address in the frame if the received frame is a status request frame, or outputs a request signal to a corresponding circuit block if a hardware reply is required.
ネットワークインターフェースとしてＭＡ１とＤＭＡコントローラ５を内蔵し、ＤＭＡコントローラ５を介しシステム共有のメモリ１０にアクセスする機能を有するＡＳＩＣにおいて、受け取ったフレームがステータス要求であった場合にフレーム内の送信元アドレスを抽出し、ハードウェア応答が必要な場合には該当回路ブロックに要求信号を出力する機能を有する。 - 特許庁 - This DMA controller 5 is provided with a control part 3 having a mediation circuit to mediate a plurality of channels 2 by selecting any one of a plurality of DMA request signals 1 accepted via the plurality of channels 2 according to priority levels previously allocated to the plurality of channels 2 and a trace buffer 4 to store trace data 11 regarding the selected DMA request.
ＤＭＡコントローラ５は、複数のチャネル２に予め割り当てられた優先順位にしたがって複数のチャネル２を介して受け付けた複数のＤＭＡ要求信号１の中からいずれか一つのＤＭＡ要求信号を選択して複数のチャネル２間の調停を行う調停回路を備えた制御部３と、選択したＤＭＡ要求に関するトレースデータ１１を格納するためのトレースバッファ４とを備えている。 - 特許庁 - Printing subject data received by the communication control part 12 in the power saving mode are stored in a buffer memory MEM so that the content of the buffer memory is transferred by a DMA 21 to the DMA transfer addressee on a RAM 15 set by the communication control part 12 at the time initialization of a memory controller 14 is finished.
省電力モードにあるときに、通信制御部１２が受信した印刷対象データは、バッファメモリＭＥＭに格納され、メモリコントローラ１４の初期化が完了した段階で、通信制御部１２が設定されたＲＡＭ１５上のＤＭＡ転送先に対してバッファメモリＭＥＭの内容をＤＭＡ２１によって転送させる。 - 特許庁 - For transfer from the ICs 2 and 3 to the system controller IC 1, the DMA acknowledge signals 52 and 53 are issued to the ICs 2 and 3 respectively and the ICs 2 and 3 are placed in a high-impedance state in Lo pulse periods wherein the DMA acknowledge signals 52 and 53 are not effective so as to prevent signals from colliding against each other on the external data bus line 51.
ＩＣ２、３からシステムコントローラＩＣ１に転送する場合は、ＩＣ２、３それぞれにＤＭＡアクノリッジ信号５２、５３を発行し、ＤＭＡアクノリッジ信号５２、５３が有効でないＬｏパルス期間のときＩＣ２，３は、外部データバスライン５１での信号衝突を防ぐためにハイインピーダンス状態とする。 - 特許庁 - A 1394 DMA controller 15 controls data transmission by each buffer of the transmission buffer memory 14 and acquires a time when the data transmission is finished in the case that transmission of data stored in one buffer is finished.
1394DMAコントローラ１５は、 送信バッファメモリ１４のバッファ毎に、データの送信を制御し、１つのバッファに格納されたデータの送信が終了した場合、データの送信が終了した時刻を取得する。 - 特許庁 - A CPU 11 and DMA controller 12 included in an LSI circuit 10 are able to perform access to either an SDRAM 30 or an input/output device 40 connected through a shared external bus 20.
ＬＳＩ回路１０が含んでいるＣＰＵ１１とＤＭＡコントローラ１２は、共用の外部バス２０を介して接続されているＳＤＲＡＭ３０または入出力装置４０をアクセス可能である。 - 特許庁 - A DMA 109 stores the access log stored in the internal RAM 112, into a nonvolatile RAM 208, when a system controller 105 detects the occurrence of the error in the CPU 100.
ＤＭＡ１０９は、ＣＰＵ１００に対してエラーが発生したことをシステムコントローラ１０５が検出した場合、内部ＲＡＭ１１２に記憶されたアクセスログを不揮発性ＲＡＭ２０８に記憶させる。 - 特許庁 - A DMA controller 305 divides the bit map data so as to coincide the line switching position with a boundary of rectangular image data based on information of the line switching position and information of a width of the image data.
ＤＭＡコントローラ３０５は、ライン切り替え位置の情報と画像データの幅の情報に基づいて、ライン切り替え位置と矩形画像データの境界が一致するようにビットマップデータを分割する。 - 特許庁 - Since a sampling rate converter 102 is provided between a memory 101 and a processor bus 103, pipeline processing is applicable to the sampling rate conversion, and no modification of the DMA controller 123 is required.
メモリ１０１とプロセッサバス１０３との間にサンプリング率変換器１０２を設けたので、サンプリング率変換についてパイプライン処理が可能であり、ＤＭＡコントローラ１２３の改造を必要としない。 - 特許庁 - When a power supply is abnormally shut off, the power supply area changeover part 17 limits supply of power only to a first power supply area, and the DMA controller transfers a first memory 13 to the second memory 18.
電源が異常な遮断をしたとき、電源エリア切替部１７は、電源を供給するエリアを第１電源エリアに限定し、ＤＭＡコントローラは、第１メモリ１３を第２メモリ１８に転送する。 - 特許庁 - A data change engine for executing the data manipulation operations uses a local RAM for avoiding access to an external memory during data manipulation operations and may be carried out on the DMA controller.
データ操作オペレーションを実行するデータ変更エンジンは、データ操作オペレーションの間に外部メモリへのアクセスを回避するために局所ＲＡＭを使用する、ＤＭＡコントローラ上で実施されてもよい。 - 特許庁 - To provide a DMA(direct memory access) controller which efficiently uses, especially a memory (receiving buffer), performs data transfer faster and also eliminates an overhead.
本発明はＤＭＡ（ダイレクト・メモリ・アクセス）制御装置に係り、特にメモリ（受信バッファ）を効率よく使用し、データ転送をより高速に行うと共に、オーバーヘッドをなくすＤＭＡ制御装置を提供するものである。 - 特許庁 - On the basis of the bus occupancy ratio S and the operating conditions of the respective DMA control parts, the operating modes of respective memory blocks 71-74 provided in a memory 7 are respectively controlled by a memory controller part 9.
そして、バス占有率Ｓおよび各ＤＭＡ制御部の動作状況に基づき、メモリコントローラ部９によってメモリ７に備わる各メモリブロック７１〜７４の動作モードがそれぞれ制御される。 - 特許庁 - A DMA controller 3 continuously outputs video image data, based on a predetermined information stored in the descriptor region 1, when transfer information from the CPU 8 is received.
ＤＭＡコントローラ３は、ＣＰＵ８からの転送情報を受信したときにディスクリプト領域１に格納されている所定の情報に基づいて画像データを連続して出力するようにした。 - 特許庁 - The DMA controller 111 receives a transfer request packet including the respective module ID and transfer quantity of transfer origin and transfer destination, and transfers data according to the contents of the transfer request packet.
ＤＭＡコントローラ１１１は、転送元および転送先の各モジュールＩＤおよび転送量を含む転送要求パケットを受信し、この転送要求パケットの内容に従って、データを転送する。 - 特許庁 - To provide a micro-controller direct memory access(DMA) unit allowing single reading of a source address in a larger word size and allowing writing in multiple sub-word sizes to a target address.
より大きなワード・サイズでソース・アドレスの単一読み取りが可能となり、またターゲット・アドレスへの多数のサブワード・サイズの書き込みが可能となるマイクロコントローラ直接メモリ・アクセス（ＤＭＡ）ユニットを提供する。 - 特許庁 - To provide a data transfer device capable of simplifying a sequence of instructions given to a DMA controller, without making it complex, and of performing efficient data transfer by making use of burst transfer.
ＤＭＡコントローラに与える命令列を複雑にすることなく単純化することができ、バースト転送を活用した効率的なデータ転送を行うことができるデータ転送装置を提供する。 - 特許庁 - A control data block (CDB) processor working in the DMA controller reads a CDB, reads data along the content of the CDB, and may set data manipulation operations and the writing of the data.
ＤＭＡコントローラ内部で動作する制御データブロック（ＣＤＢ）プロセッサは、ＣＤＢを読み出し、ＣＤＢの内容に従ってデータの読み出し、データ操作オペレーションおよびデータの書き込みを設定してもよい。 - 特許庁 - To realize a single chip microcomputer capable of preventing a deterioration in throughput of a system due to the stagnation of processing in a CPU in response to a bus use right request from a bus master other than the CPU such as a DMA controller.
ＤＭＡコントローラ等のＣＰＵ以外のバスマスタからのバス使用権要求によりＣＰＵにおける処理が滞ってシステムのスループットが低下するのを防止できるシングルチップマイコンを実現する。 - 特許庁 - Namely, '(2) generation of address information' is performed before '(5) generation of an original read request' and '(3) generation of a write request of address information' is performed, to be outputted to the memory controller 15 in the memory read request of the DMA.
すなわち、ＤＭＡのメモリリード要求では、「 本来のリード要求生成」の前に「 アドレス情報生成」を行ない、「 アドレス情報のライト要求生成」を行なって、メモリコントローラ１５に出力する。 - 特許庁 - The resolution converter is provided with: an RPU (real time processing unit) 12 for executing image processing in real time for received image data; a main memory 13; a DMA controller 14; and a CPU 15.
解像度変換装置は、入力する画像データに対してリアルタイムに画像処理を実行するＲＰＵ（リアルタイム・プロセッシング・ユニット）１２と、主メモリ１３と、ＤＭＡコントローラ１４と、ＣＰＵ１５とを備える。 - 特許庁 - This information processor 1 includes an internal bus 40, a DMA controller 20 for transferring a data from a transferring side resource to a transferred side resource, and an I/O controller 30 including an FIFO 320 (I/O buffer), and for transferring a data between the FIFO 320 and an external device 100.
本発明の情報処理装置１は、内部バス４０と、転送元リソースから転送先リソースにデータ転送を行うＤＭＡコントローラー２０と、ＦＩＦＯ３２０（Ｉ／Ｏバッファ）を含み、ＦＩＦＯ３２０と外部デバイス１００の間のデータ転送を行うＩ／Ｏコントローラー３０と、を含む。 - 特許庁 - An HDC (controller) interprets a command sent from a CPU in the information processing apparatus, attempts DMA read from a main memory to store data in the WB, and writes the predetermined amount of stored data into the disk of a drive part all at once.
ＨＤＣ（コントローラ）は、情報処理装置のＣＰＵからのコマンドを解釈し、主記憶に対するＤＭＡリードを試みてＷＢに蓄積し、蓄積した一定量のデータを駆動部のディスクに一気に書き込む。 - 特許庁 - Each processor element(PE) is provided with a command pooling buffer 121 capable of accumulating plural commands, and each DMA controller is provided with a command pooling buffer 11 capable of accumulating plural commands.
プロセッサエレメント（ＰＥ）にはそれぞれ複数のコマンドを蓄積可能なコマンドプーリングバッファ１２１が設けられ、またＤＭＡコントローラにもそれぞれ複数のコマンドを蓄積可能なコマンドプーリングバッファ１３１が設けられている。 - 特許庁 - On the basis of the received retransmission demand signal, the DMA controller 16 reads out the transmission data to be transmitted again and transmits them again by using a storage address on a memory 14 stored in a storage part 20A or 20B.
ＤＭＡコントローラ１６は、受信した再送要求信号に基づいて、記憶部２０Ａ又は２０Ｂに記憶しておいたメモリ１４上の格納アドレスを用いて再送すべき送信データを読み出して再送する。 - 特許庁 - The method determines overlapping parts of a plurality of image windows and uses a display controller equipped with a plurality of DMA channels and addressing for fetching pixel data of non-overlapping parts from a memory to a display.
この方法は、複数の画像ウインドウの重なった部分を決定し、複数のＤＭＡチャネルと、重ならない部分のピクセルデータをメモリからディスプレイにフェッチするためのアドレス指定とを備えたディスプレイ・コントローラを利用する。 - 特許庁 - The memory controller 13 is designed to detect motion vector after performing the DMA transfer only differential data to be newly needed for detecting the motion vector from the external RAM 3 to the inner RAM 12 at the time of detecting the motion vector.
動きベクトル検出の際は、メモリコントローラ１３が、外部ＲＡＭ３から内部ＲＡＭ１２へ、動きベクトル検出に新たに必要とされる差分データのみをＤＭＡ転送して動きベクトルを検出する。 - 特許庁 - To provide a DMA controller capable of grasping the use ratio of a bus or access situation by plural devices without any complicated control and controlling an operating mode for every block of a memory in accordance therewith.
複雑な制御を行わずに複数のデバイスによるバスの使用割合やアクセス状況を把握し、それに応じてメモリのブロックごとに動作モードを制御することができるＤＭＡ制御装置を提供すること。 - 特許庁 - The CDB processor may execute a plurality of data manipulation operations such as hashing, HMAC, fill pattern, LFSR, EEDP inspection, and EEDP generation while the data are led through the DMA controller.
データがＤＭＡコントローラを通して導かれる間に、例えばハッシング、ＨＭＡＣ、フィルパターン、ＬＦＳＲ、ＥＥＤＰ検査、ＥＥＤＰ生成などの複数のデータ操作オペレーションをデータ上で同時に実行してもよい。 - 特許庁 - In the ECU, a DMA controller transfers the receive data in the message box to a prepared sectioned RAM storage region (a receiving queue 26, a receiving buffer 27) based on the identifier.
そして、ＥＣＵにおいて、ＤＭＡコントローラが、メッセージボックス内の受信データを、その識別子に基づいて予め区分されたＲＡＭの格納領域（受信キュー２６，受信バッファ２７）に転送するように構成した。 - 特許庁 - Plural commands from the master processor(MP) 11 to the DMA controller or each processor element(PE) can be collectively issued, and the next command can be issued without waiting for a response to the preceding command.
マスタプロセッサ（ＭＰ）１１からＤＭＡコントローラや各プロセッサエレメント（ＰＥ）へのコマンドは複数まとめて発行することができ、先に送ったコマンドに対する応答を待たずに次のコマンドを発行することができる。 - 特許庁 - To shorten the continuous occupancy time of a system bus in an image data transfer controller to receive color image data by DMA transfer through the system bus, and to execute the buffering and external output of the image data.
システムバスを介してＤＭＡ転送によりカラー画像データの転送を受け，これをバッファリングしながら外部出力する画像データ転送制御装置において，システムバスの連続占有時間を短くできること。 - 特許庁 - From 3-line CCDs 101 of R, G, and B, R, G, and B image data having time differences corresponding to the arrangement of the respective CCDs are obtained and stored in a memory 105 under the control of a DMA controller 104.
ＲＧＢの３ラインＣＣＤ１０１からは、各ＣＣＤの配置に応じた時間差を持つＲＧＢ画像データが得られ、各画像データはＤＭＡコントローラ１０４に制御されてメモリ１０５に記憶される。 - 特許庁 - Since the data can be read from the FIFO buffer 11 even if all the bits of the address signal AD do not match, a plurality of continuous data can be read from a CPU or a DMA controller.
アドレス信号ＡＤの全ビットが一致しなくてもＦＩＦＯバッファ１１からデータを読み出すことができるので、ＣＰＵやＤＭＡコントローラから連続する複数のデータを効率良く読み出すことができる。 - 特許庁 - A direct memory access(DMA) controller 16 transfers respective transmission data of odd-numbered frames and even-numbered frames to a transmission circuit 24 for every frame respectively through a transmission buffer 22A and through a transmission buffer 22B.
ＤＭＡコントローラ１６は、奇数番目のフレームの送信データは送信バッファ２２Ａを、偶数番目のフレームの送信データは送信バッファ２２Ｂを各々介して送信回路２４に送信データをフレーム毎に転送する。 - 特許庁 - To provide a programmable controller which speeds up switching from a Boolean CPU to a general CPU and allows the general CPU to accept an interruption function and a DMA function without any time loss.
ブールＣＰＵからの命令切替信号を汎用ＣＰＵがポーリングすることで、汎用ＣＰＵによる応用命令処理の実行とブールＣＰＵによる基本命令処理を切り替えるのでは、処理速度が遅い。 - 特許庁 - DMA controllers 201-204 of an ASIC 112 mounted on a controller part transfer images data stored in a memory 115 to a write control part 104 of an engine part in the order required for write processing by a multibeam.
コントローラ部に搭載したＡＳＩＣ１１２のＤＭＡコントローラ２０１〜２０４が、メモリ１１５に記憶された画像データをマルチビームによる書き込み処理に必要な順番でエンジン部の書き込み制御部１０４へ転送する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
